JPS60109912A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS60109912A JPS60109912A JP58218266A JP21826683A JPS60109912A JP S60109912 A JPS60109912 A JP S60109912A JP 58218266 A JP58218266 A JP 58218266A JP 21826683 A JP21826683 A JP 21826683A JP S60109912 A JPS60109912 A JP S60109912A
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- JP
- Japan
- Prior art keywords
- transistor
- emitter
- gnd
- current
- resistance
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- Semiconductor Integrated Circuits (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体集積回路装置（以下ＩＣと記す）に係り
、特にＩＣに内蔵される電流増幅回路が安定に作動する
ように構成されたものに関する。
、特にＩＣに内蔵される電流増幅回路が安定に作動する
ように構成されたものに関する。
従来例の構成とその問題点
電流増幅回路は、たとえば差動増幅器等の負荷電流源な
どに用いられている。
どに用いられている。
第１図は、一般的によく用いられている差動増幅器とそ
の負荷電流を生成する電流増幅回路を示す。、トランジ
スタＱ１および同Ｑ２で形成されるξ 差動パ増幅器の負荷電施工０は電流源トランジスタＱ３
によって与えられる。又、トランジスタＱ３ノコレク
タ電流工ｏは、トランジスタＱ４− 抵抗Ｒ１〜Ｒ５お
よび電源電圧ＶＣＣによって定められるここでトランジ
スタＱ３と同Ｑ４の大きさを同じとすると、トランジス
タＱ５のコレクタ電流工。
の負荷電流を生成する電流増幅回路を示す。、トランジ
スタＱ１および同Ｑ２で形成されるξ 差動パ増幅器の負荷電施工０は電流源トランジスタＱ３
によって与えられる。又、トランジスタＱ３ノコレク
タ電流工ｏは、トランジスタＱ４− 抵抗Ｒ１〜Ｒ５お
よび電源電圧ＶＣＣによって定められるここでトランジ
スタＱ３と同Ｑ４の大きさを同じとすると、トランジス
タＱ５のコレクタ電流工。
とトランジスタＱ４の動作電流工１との電流比は抵抗Ｒ
１とＲ２との比によって足められる。父、抵抗Ｒ１、Ｒ
２１ｉ１！−）ランジスタＱ３と９４とのベース・エミ
ッタ間順方向電圧差によりて生じる回路動作点の変動を
補償する。いわゆる、負帰還としての作用を有する。し
かし、第１図示の回路構成は低電源電圧で作動すること
が要求される回路装置に用いることは不向きである。例
数ならば−Ｕｊ抗Ｒ＋ 、 Ｒ２の挿入によって一トラ
ンジスタＱ１〜Ｑ３が活性領域で作動できるダイナミッ
クレンジが狭くなるからである。
１とＲ２との比によって足められる。父、抵抗Ｒ１、Ｒ
２１ｉ１！−）ランジスタＱ３と９４とのベース・エミ
ッタ間順方向電圧差によりて生じる回路動作点の変動を
補償する。いわゆる、負帰還としての作用を有する。し
かし、第１図示の回路構成は低電源電圧で作動すること
が要求される回路装置に用いることは不向きである。例
数ならば−Ｕｊ抗Ｒ＋ 、 Ｒ２の挿入によって一トラ
ンジスタＱ１〜Ｑ３が活性領域で作動できるダイナミッ
クレンジが狭くなるからである。
第２図は、このような欠点を排除した回路構成を示す。
第１図との相違は、抵抗Ｒ＋ ｒ Ｒ２を用いずに、ト
ランジスタＱ５． Ｑ４のそれぞれのエミッタを共に接
地（ＧＮＤ）したことである。このような回路構成にす
るならば一比較的低い電源電圧の使用に好適である。し
かし他方では、トランジスタＱ６と同Ｑ４との各ベース
・エミッタ間電圧に差が生じると−トランジスタＱ５の
コレクタ電流工ｏとトランジスタＱ４の動作電流工１と
の電流比が精度よく得られなくなる。しかし１回路装置
によっては、然程電流比を要せずにその回路動作が正常
に作動する電流値だけ確保できればそれで充分である場
合が少なくない。
ランジスタＱ５． Ｑ４のそれぞれのエミッタを共に接
地（ＧＮＤ）したことである。このような回路構成にす
るならば一比較的低い電源電圧の使用に好適である。し
かし他方では、トランジスタＱ６と同Ｑ４との各ベース
・エミッタ間電圧に差が生じると−トランジスタＱ５の
コレクタ電流工ｏとトランジスタＱ４の動作電流工１と
の電流比が精度よく得られなくなる。しかし１回路装置
によっては、然程電流比を要せずにその回路動作が正常
に作動する電流値だけ確保できればそれで充分である場
合が少なくない。
第３図はこのような回路機能をも９だＩＧの一例を示す
。ここで第２図と同じ機能を有するものは同一番号を付
与した。このＩＣの中にはトランジスタＱ１〜Ｑａ 、
抵抗Ｒ３〜Ｒ１０およびコンデンサＣによって構成され
る発振回路装置とは別に同一電源端子１に結合された。
。ここで第２図と同じ機能を有するものは同一番号を付
与した。このＩＣの中にはトランジスタＱ１〜Ｑａ 、
抵抗Ｒ３〜Ｒ１０およびコンデンサＣによって構成され
る発振回路装置とは別に同一電源端子１に結合された。
たとえば回路装置２とその負荷電流をｔｉｈ出す電流源
ｌ・ランジスタＱ９ 等とが複数個構成されることが多
い。したがって−電流源を生成する基準となるトランジ
スタＱ４ の近くにトランジスタＱ６を設けることが。
ｌ・ランジスタＱ９ 等とが複数個構成されることが多
い。したがって−電流源を生成する基準となるトランジ
スタＱ４ の近くにトランジスタＱ６を設けることが。
パターンレイアウトの都合上杵されない場合が生じ、こ
れら両省のトランジスタは比較的離れて配置されること
が十分に生じうる。
れら両省のトランジスタは比較的離れて配置されること
が十分に生じうる。
第４図は一第３図の回路部３に含まれるトランジスタＱ
３． Ｑ４． Ｑ９および抵抗Ｒ３をＩＣ化したときの
パターンレイアウトの一１ｐｌＪ図を示す。なお−作図
上トランジスタＱ４の近くにトランジスタＱ３． Ｑ９
を配置したものを例示したが、既に説明したように、実
際のパターンでＶｉ−これらトランジスタは互いに離れ
て配置されうろことを理解されたい。図中Ｃ、Ｂ 、Ｅ
の文字で示した個所はトランジスタのそれぞれコレクタ
、ベース、エミッタを表示する。そしてこれらのトラン
ジスタ相ｒ７問および抵抗Ｒ５との結線は−たとえばア
ルミニウム（Ａ／）−線ＩＮによって行乞われる。しか
しこのＡ７Ｊ配緋ＩＮにはその膜厚に応じた配線抵抗値
が存在し、たとえばその膜厚が１伝）の場合には約２７
（ｍｒｌｌｏ ）の層抵抗を有し、配線抵抗値はその
長さに比例することに留意しなければならない。
３． Ｑ４． Ｑ９および抵抗Ｒ３をＩＣ化したときの
パターンレイアウトの一１ｐｌＪ図を示す。なお−作図
上トランジスタＱ４の近くにトランジスタＱ３． Ｑ９
を配置したものを例示したが、既に説明したように、実
際のパターンでＶｉ−これらトランジスタは互いに離れ
て配置されうろことを理解されたい。図中Ｃ、Ｂ 、Ｅ
の文字で示した個所はトランジスタのそれぞれコレクタ
、ベース、エミッタを表示する。そしてこれらのトラン
ジスタ相ｒ７問および抵抗Ｒ５との結線は−たとえばア
ルミニウム（Ａ／）−線ＩＮによって行乞われる。しか
しこのＡ７Ｊ配緋ＩＮにはその膜厚に応じた配線抵抗値
が存在し、たとえばその膜厚が１伝）の場合には約２７
（ｍｒｌｌｏ ）の層抵抗を有し、配線抵抗値はその
長さに比例することに留意しなければならない。
第５図は、第４図示のパターンレイアウト図でＡ７１配
線抵抗を含めた等価回路図を示す。第５図より明らかな
ように、トランジスタＱ３．Ｑ９のエミッタとＧＮＤ間
にはそれぞれＡＡ配線ＩＮによる配線抵抗Ｒ３０，Ｒ９
０が介在される。しかしトランジスタＱ４のエミッタか
らＧＮＤまでの配線抵抗値はきわめて微少でありほぼ零
とみなした。このような回路′構成下においては、配線
抵抗Ｍｓｏ 。
線抵抗を含めた等価回路図を示す。第５図より明らかな
ように、トランジスタＱ３．Ｑ９のエミッタとＧＮＤ間
にはそれぞれＡＡ配線ＩＮによる配線抵抗Ｒ３０，Ｒ９
０が介在される。しかしトランジスタＱ４のエミッタか
らＧＮＤまでの配線抵抗値はきわめて微少でありほぼ零
とみなした。このような回路′構成下においては、配線
抵抗Ｍｓｏ 。
Ｒ９０が介在されたために、トランジスタＱ５．Ｑ９の
それぞれのコレクタ電流Ｎｏ、Ｉ２が流れなくなって延
いては電流ＩＯ，Ｉ２を電流源とする回路装置が作動で
きなくなるという不都合が生じた。そしてこのような問
題点は、配線抵抗Ｒ３０，Ｒ９０が大きくなる根に顕著
に表われる。又、常温では正常に作動していても、温度
変化で正常外勤作が得られないということも生じた。
それぞれのコレクタ電流Ｎｏ、Ｉ２が流れなくなって延
いては電流ＩＯ，Ｉ２を電流源とする回路装置が作動で
きなくなるという不都合が生じた。そしてこのような問
題点は、配線抵抗Ｒ３０，Ｒ９０が大きくなる根に顕著
に表われる。又、常温では正常に作動していても、温度
変化で正常外勤作が得られないということも生じた。
発明の目的
本発明は上記の不都合を排除した半導体集積回路装置を
提供するものである。
提供するものである。
発明の構成
本発明は上記の目的を達成するために、少なくとも１つ
の半導体接合を有しダイオード動作を行う半導体素子と
、前記半導体素子にそのベース・エミッタ接合が並列に
しかも順方向に接続されかつそのコＶクタ側より出力電
流が取り出される少々くとも１個のトランジスタとを含
み、さらに前記半導体素子のカソード若しくはアノード
側は第１の配線を介して共通接続線に、さらに前記トラ
ンジスタのエミッタは第２の配線を介して前記共通接続
線に結合された半導体集積回路装置であって、加えて前
記第１の配線によりもたらされる抵抗値は前記第２の配
線が有するそれよシも大きくなるように選ばれることに
よって、前記トランジスフのコレクタ側の出力電流は安
定に取り出されるものとなる。
の半導体接合を有しダイオード動作を行う半導体素子と
、前記半導体素子にそのベース・エミッタ接合が並列に
しかも順方向に接続されかつそのコＶクタ側より出力電
流が取り出される少々くとも１個のトランジスタとを含
み、さらに前記半導体素子のカソード若しくはアノード
側は第１の配線を介して共通接続線に、さらに前記トラ
ンジスタのエミッタは第２の配線を介して前記共通接続
線に結合された半導体集積回路装置であって、加えて前
記第１の配線によりもたらされる抵抗値は前記第２の配
線が有するそれよシも大きくなるように選ばれることに
よって、前記トランジスフのコレクタ側の出力電流は安
定に取り出されるものとなる。
実施例の説明
第６図は本発明にかかる実施例ＩＣのパターンレイアウ
ト図を示す。第４図に示した従来Ｉ（ｉのレイアウトと
の相違は−トランジスタＱ３のエミッタ側にＧＮＤを隣
接して設けてこれらの間の配線抵抗を無視できる程度に
配置しかつ、トランジスタＱ４と（、ＮＤ間に配線抵抗
Ｒ４０が介在されるように意図的に配置したものである
。しかし、トランジスタＱ３のエミッタから（１，ＮＤ
間の配線抵抗が無視できない場合でも、前記配線抵抗Ｒ
４Ｑに比して小さければ本発明の目的は十分に達成でき
る。又−トランジスタＱ９が安定して作動するためには
、そのエミッタとＧＮＤ間に介在される配線抵抗Ｒ９０
はできうる限り小さいことが好ましい。
ト図を示す。第４図に示した従来Ｉ（ｉのレイアウトと
の相違は−トランジスタＱ３のエミッタ側にＧＮＤを隣
接して設けてこれらの間の配線抵抗を無視できる程度に
配置しかつ、トランジスタＱ４と（、ＮＤ間に配線抵抗
Ｒ４０が介在されるように意図的に配置したものである
。しかし、トランジスタＱ３のエミッタから（１，ＮＤ
間の配線抵抗が無視できない場合でも、前記配線抵抗Ｒ
４Ｑに比して小さければ本発明の目的は十分に達成でき
る。又−トランジスタＱ９が安定して作動するためには
、そのエミッタとＧＮＤ間に介在される配線抵抗Ｒ９０
はできうる限り小さいことが好ましい。
第７図は第６図示のパターンレイアウトによってもたら
される等価回路図を示す。第７図に示すように、トラン
ジスタＱ３とＧＮＤ間の配線抵抗４バ無視できるためほ
ぼ零とみなしたが、トランジスタＱ４ 、 Ｑ９のエミ
ッタとＧＮＤとの間にはそれぞれ配線抵抗Ｒ４０，Ｒ９
０が介在されるものとなる。
される等価回路図を示す。第７図に示すように、トラン
ジスタＱ３とＧＮＤ間の配線抵抗４バ無視できるためほ
ぼ零とみなしたが、トランジスタＱ４ 、 Ｑ９のエミ
ッタとＧＮＤとの間にはそれぞれ配線抵抗Ｒ４０，Ｒ９
０が介在されるものとなる。
このような回路構成であるならば、トランジスタＱ３
のベース・エミッタ間には、トランジスタＱ４のそれよ
りも、トランジスタＱ４に流れる電流Ｘ１と配線抵抗Ｒ
４０との積、即ち１１ｘＲ４０の電圧外がトランジスタ
Ｑ４に比して余分に印加されるので、１イランジスタＱ
３Ｈ順方向に深くバイアスされる。この結果トランジス
タＱ３のコレクタ電流Ｉｏ Ｉｔ’１安テして得られる
ものとなる。
のベース・エミッタ間には、トランジスタＱ４のそれよ
りも、トランジスタＱ４に流れる電流Ｘ１と配線抵抗Ｒ
４０との積、即ち１１ｘＲ４０の電圧外がトランジスタ
Ｑ４に比して余分に印加されるので、１イランジスタＱ
３Ｈ順方向に深くバイアスされる。この結果トランジス
タＱ３のコレクタ電流Ｉｏ Ｉｔ’１安テして得られる
ものとなる。
又、トランジスタＱ９はトランジスタＱ３程でもないが
、そのエミッタとＧＮＤ間の配線抵抗Ｒ９ｏが配線抵抗
Ｒ４０よりも小さくなるようにすれば、トランジスタＱ
９のコレクタ電流工２も安定して得られる。
、そのエミッタとＧＮＤ間の配線抵抗Ｒ９ｏが配線抵抗
Ｒ４０よりも小さくなるようにすれば、トランジスタＱ
９のコレクタ電流工２も安定して得られる。
なお一本発明にかかる一実施例の説明はＮＰＮトランジ
スタを例示したが−ＰＮＰ）ランジスタで構成される電
流増幅回路にも適用できる。
スタを例示したが−ＰＮＰ）ランジスタで構成される電
流増幅回路にも適用できる。
発明の詳細
な説明したように本発明のＩＣは一電流比を然程正確に
要求されない電流増幅回路をＩＣ−化するに際し−その
回路要素となるトランジス、ダイオードおよび抵抗の配
置着しくにこれらの間の配線を工夫するだけで出力電流
を安定して取シ出すことができるのでその利用価値は大
きい。
要求されない電流増幅回路をＩＣ−化するに際し−その
回路要素となるトランジス、ダイオードおよび抵抗の配
置着しくにこれらの間の配線を工夫するだけで出力電流
を安定して取シ出すことができるのでその利用価値は大
きい。
第１図および第２−は従来よく用いられていた差動増幅
器とその電流源を作シ出すだめの電流増幅回路との組合
せ回路装置の要部回路図、第３図は第２図の回路装置を
用いたＩＣの一実施例回路図、第４図は第３図中の回路
部３をＩＣ化したときのパターンレイアウト図、第５図
は第４−の等価回路図−第６図は本発明にかかるＩＣの
一実施例レイアウド図、第７図は第６図の等価回路図。 をそれぞれ示す。 １・・・・・・電源端子、２・・・・・・回路装置、３
・・・・・回路部＋ Ｑ＋ 、 Ｑ２ ・・・・・・差
動増幅器用トランジスターＱ５ 、 Ｑ４ 、 Ｑ９
・・・・・電流源トランジスターＲ３０゜）ｔ４ｏ 、
Ｌｏ ・・・・・・配線抵抗−ＩＮ・・・・・・Ａ４配
線。 ＧＮＤ・−・・・・接地。 第１図 第２図 第４図 −ゝＣｒＮＤ
器とその電流源を作シ出すだめの電流増幅回路との組合
せ回路装置の要部回路図、第３図は第２図の回路装置を
用いたＩＣの一実施例回路図、第４図は第３図中の回路
部３をＩＣ化したときのパターンレイアウト図、第５図
は第４−の等価回路図−第６図は本発明にかかるＩＣの
一実施例レイアウド図、第７図は第６図の等価回路図。 をそれぞれ示す。 １・・・・・・電源端子、２・・・・・・回路装置、３
・・・・・回路部＋ Ｑ＋ 、 Ｑ２ ・・・・・・差
動増幅器用トランジスターＱ５ 、 Ｑ４ 、 Ｑ９
・・・・・電流源トランジスターＲ３０゜）ｔ４ｏ 、
Ｌｏ ・・・・・・配線抵抗−ＩＮ・・・・・・Ａ４配
線。 ＧＮＤ・−・・・・接地。 第１図 第２図 第４図 −ゝＣｒＮＤ
Claims (1)
- 【特許請求の範囲】 少なくとも１つの半導体接合を有しダイオード動作を行
う半導体素子と、前記半導体素子にそのベース・エミッ
タ接合が並列にしかも順方向に接続されかつそのコレク
タ側より出力電流が取り出される少なくとも１個のトラ
ンジスタとを含み。 さらに前記半導体素子のカソード若しくはアノード側は
第１の配線を介して共通接続線に、前記トランジスタの
エミッタは第２の配線を介して前記共通接続線にそれぞ
ル結合された半導体集積回路装置において、前記第１の
配線の抵抗値に前記第２の配線の抵抗値よシも大きくな
るように設定したことを特徴とする半導体集積回路装置
０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58218266A JPH0697724B2 (ja) | 1983-11-18 | 1983-11-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58218266A JPH0697724B2 (ja) | 1983-11-18 | 1983-11-18 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60109912A true JPS60109912A (ja) | 1985-06-15 |
| JPH0697724B2 JPH0697724B2 (ja) | 1994-11-30 |
Family
ID=16717174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58218266A Expired - Lifetime JPH0697724B2 (ja) | 1983-11-18 | 1983-11-18 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697724B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4825459A (ja) * | 1971-08-02 | 1973-04-03 |
-
1983
- 1983-11-18 JP JP58218266A patent/JPH0697724B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4825459A (ja) * | 1971-08-02 | 1973-04-03 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0697724B2 (ja) | 1994-11-30 |
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