JPH0697388A - 半導体接続装置の形成方法 - Google Patents
半導体接続装置の形成方法Info
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- JPH0697388A JPH0697388A JP5165623A JP16562393A JPH0697388A JP H0697388 A JPH0697388 A JP H0697388A JP 5165623 A JP5165623 A JP 5165623A JP 16562393 A JP16562393 A JP 16562393A JP H0697388 A JPH0697388 A JP H0697388A
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- 238000000034 method Methods 0.000 title claims abstract description 25
- 239000004065 semiconductor Substances 0.000 title claims description 35
- 230000015572 biosynthetic process Effects 0.000 title abstract description 5
- 239000011229 interlayer Substances 0.000 claims abstract description 52
- 125000006850 spacer group Chemical group 0.000 claims abstract description 27
- 238000004519 manufacturing process Methods 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 14
- 238000002955 isolation Methods 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 5
- 239000005380 borophosphosilicate glass Substances 0.000 claims description 4
- 239000005360 phosphosilicate glass Substances 0.000 claims 1
- 239000005368 silicate glass Substances 0.000 claims 1
- 239000004020 conductor Substances 0.000 description 28
- 238000007796 conventional method Methods 0.000 description 3
- 230000001965 increasing effect Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
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Abstract
(57)【要約】 （修正有）
【目的】 自己整合形接続装置の形成方法として、電導
物質のエッチングを容易にし、接続装置の面積を最小に
することをその目的とする。 【構成】 第１次電導線３の上部に、第１次層間絶縁膜
４、所定間隔が離隔された多数の第２次電導線５′、第
２次層間絶縁膜１６を形成した後、第３次電導線９′コ
ンタクトマスクを利用して第２次層間絶縁膜を一定の厚
さでエッチングして、コンタクトマスクと重ねられない
部分の第２次電導線を露出させ、これをエッチングし、
残っている第２次層間絶縁膜と第１次層間絶縁膜をエッ
チングしてコンタクトホールを形成する工程と、全体的
にスペーサ用絶縁膜１７を形成した後、これをエッチバ
ックしてコンタクトホール側壁に絶縁膜スペーサを形成
する工程と、第３次電導線を形成し、コンタクトホール
を通して第１次電導線に第３次電導線をコンタクトさせ
る工程を含む。
物質のエッチングを容易にし、接続装置の面積を最小に
することをその目的とする。 【構成】 第１次電導線３の上部に、第１次層間絶縁膜
４、所定間隔が離隔された多数の第２次電導線５′、第
２次層間絶縁膜１６を形成した後、第３次電導線９′コ
ンタクトマスクを利用して第２次層間絶縁膜を一定の厚
さでエッチングして、コンタクトマスクと重ねられない
部分の第２次電導線を露出させ、これをエッチングし、
残っている第２次層間絶縁膜と第１次層間絶縁膜をエッ
チングしてコンタクトホールを形成する工程と、全体的
にスペーサ用絶縁膜１７を形成した後、これをエッチバ
ックしてコンタクトホール側壁に絶縁膜スペーサを形成
する工程と、第３次電導線を形成し、コンタクトホール
を通して第１次電導線に第３次電導線をコンタクトさせ
る工程を含む。
Description
【０００１】
【産業上の利用分野】本発明は高集積半導体素子の接続
装置の形成方法に関する。特に、下部の第１次電導線に
第３次電導線を接続しながら中間層の第２次電導線と絶
縁させるとき、第１次電導線に形成されるコンタクトと
第２次電導線との間隔を最小化することによって、接続
装置の面積を減らすことができる半導体接続装置の形成
方法に関するものである。
装置の形成方法に関する。特に、下部の第１次電導線に
第３次電導線を接続しながら中間層の第２次電導線と絶
縁させるとき、第１次電導線に形成されるコンタクトと
第２次電導線との間隔を最小化することによって、接続
装置の面積を減らすことができる半導体接続装置の形成
方法に関するものである。
【０００２】
【従来の技術】一般的に半導体装置を製造することにお
いて、第１次電導線、第１次層間絶縁膜、第２次電導
線、第２次層間絶縁膜の上部に第３次電導線を形成しな
がら、上記第３次電導線が上記第２次電導線の間を経て
第１次電導線と連結されるが、上記第２次電導線と絶縁
させるため、上記第１次電導線に第３次電導線コンタク
トを形成するとき、上記第３次電導線コンタクトは第２
次電導線と一定距離以上の間隔を維持すべきである。従
って、接続装置の設計の時、第３次電導線コンタクトマ
スクと第２次電導線マスクは一定の設計規則に従う。
いて、第１次電導線、第１次層間絶縁膜、第２次電導
線、第２次層間絶縁膜の上部に第３次電導線を形成しな
がら、上記第３次電導線が上記第２次電導線の間を経て
第１次電導線と連結されるが、上記第２次電導線と絶縁
させるため、上記第１次電導線に第３次電導線コンタク
トを形成するとき、上記第３次電導線コンタクトは第２
次電導線と一定距離以上の間隔を維持すべきである。従
って、接続装置の設計の時、第３次電導線コンタクトマ
スクと第２次電導線マスクは一定の設計規則に従う。
【０００３】即ち、第３次電導線を第１次電導線に接続
させるための第３次電導線コンタクトマスクと第２次電
導線マスクを設計するためには第３次電導線コンタクト
が第２次電導線と常に一定距離以上の間隔を維持すべき
であるので、第３次電導線コンタクトと第２次電導線マ
スクの間にはマスク製作の時、発生される位置決め(reg
istration)、寸法精度のバラツキ等のｃｄ偏差(variati
on) 、そして、ウェーハの上にパタ−ンを形成するとき
発生されるミスアライメントの許容量(misalignment to
lerance)、レンズ歪み(lens distortion) 、その上、第
３次電導線コンタクトと第２次電導線の間の絶縁膜の厚
さを考慮すべきであるので、接続装置の大きさが増加さ
れる。
させるための第３次電導線コンタクトマスクと第２次電
導線マスクを設計するためには第３次電導線コンタクト
が第２次電導線と常に一定距離以上の間隔を維持すべき
であるので、第３次電導線コンタクトと第２次電導線マ
スクの間にはマスク製作の時、発生される位置決め(reg
istration)、寸法精度のバラツキ等のｃｄ偏差(variati
on) 、そして、ウェーハの上にパタ−ンを形成するとき
発生されるミスアライメントの許容量(misalignment to
lerance)、レンズ歪み(lens distortion) 、その上、第
３次電導線コンタクトと第２次電導線の間の絶縁膜の厚
さを考慮すべきであるので、接続装置の大きさが増加さ
れる。
【０００４】従って、このようにマスク製作の時、第３
次電導線コンタクトマスクと第２次電導線マスクの間が
常に一定距離以上を維持させることによって発生され
る、接続装置部分の面積増加の問題を解決するために、
自己整合方式でコンタクトを形成することによって、第
３次電導線のコンタクトマスクと第２次電導線マスクの
間の間隔を減らすことができるので、接続装置部分の面
積を減少させることができる。
次電導線コンタクトマスクと第２次電導線マスクの間が
常に一定距離以上を維持させることによって発生され
る、接続装置部分の面積増加の問題を解決するために、
自己整合方式でコンタクトを形成することによって、第
３次電導線のコンタクトマスクと第２次電導線マスクの
間の間隔を減らすことができるので、接続装置部分の面
積を減少させることができる。
【０００５】以下、従来の半導体接続装置の形成方法を
図面を参照して説明する。
図面を参照して説明する。
【０００６】便宜上ＤＲＡＭセル構造で電荷蓄積電極
（第３次電導線）をソース電極（第１次電導線）に接続
させながら、ビット線（第２次電導線）とは絶縁させる
方法について説明した。
（第３次電導線）をソース電極（第１次電導線）に接続
させながら、ビット線（第２次電導線）とは絶縁させる
方法について説明した。
【０００７】図１は自己整合形コンタクト形成時の接続
装置の平面図として便宜上ＤＲＡＭセル構造で電荷蓄積
電極コンタクト（Ｃ）とビット線（Ｂ）そしてドレイン
電極（Ａ）のみを図示する。
装置の平面図として便宜上ＤＲＡＭセル構造で電荷蓄積
電極コンタクト（Ｃ）とビット線（Ｂ）そしてドレイン
電極（Ａ）のみを図示する。
【０００８】図２（a ）、（b ）、図３（c ）、（d ）
までは、第１従来例として、自己整合方法によって接続
装置を形成する製造工程を表す、図１の切断線Ｉ−Ｉの
断面図である。
までは、第１従来例として、自己整合方法によって接続
装置を形成する製造工程を表す、図１の切断線Ｉ−Ｉの
断面図である。
【０００９】図２（a ）は、半導体基板（１）の一定の
部分に素子分離絶縁膜（２）を形成し、アクティブ領域
にソース電極（３）を形成した後、第１次層間絶縁膜
（４）、ビット線用電導物質（５）、そして第２次層間
絶縁膜（６）を順次的に形成した状態の断面図である。
部分に素子分離絶縁膜（２）を形成し、アクティブ領域
にソース電極（３）を形成した後、第１次層間絶縁膜
（４）、ビット線用電導物質（５）、そして第２次層間
絶縁膜（６）を順次的に形成した状態の断面図である。
【００１０】図２（b ）は、ビット線マスクを利用して
上記第２次層間絶縁膜（６）、ビット線用電導物質
（５）、そして第１次層間絶縁膜（４）を順次的にエッ
チングして、ビット線（５´）を形成し、そして全体的
に第１次絶縁膜（４）のスペーサ用絶縁膜（７）を形成
し、その上部に感光膜となる電荷蓄積電極コンタクトマ
スク（８）を形成した状態の断面図として、上記電荷蓄
積電極コンタクトマスク（８）は、コンタクトマスク製
作の時、一定距離ほどミスアラインされてビット線（５
´）と完全に重ねられないことを図示する。
上記第２次層間絶縁膜（６）、ビット線用電導物質
（５）、そして第１次層間絶縁膜（４）を順次的にエッ
チングして、ビット線（５´）を形成し、そして全体的
に第１次絶縁膜（４）のスペーサ用絶縁膜（７）を形成
し、その上部に感光膜となる電荷蓄積電極コンタクトマ
スク（８）を形成した状態の断面図として、上記電荷蓄
積電極コンタクトマスク（８）は、コンタクトマスク製
作の時、一定距離ほどミスアラインされてビット線（５
´）と完全に重ねられないことを図示する。
【００１１】図３（c ）は、電荷蓄積電極コンタクトマ
スク（８）を利用してスペーサ用絶縁膜（７）を一定の
厚さでエッチングしてソース電極が露出されながら、ビ
ット線（５´）の上部及び側壁に絶縁膜スペーサ（７
´）を形成した後、全体的に電荷蓄積電極用電導物質
（９）を形成し、電荷蓄積電極マスク（１０）を形成し
た状態の断面図として、上記第１次層間絶縁膜（４）、
ビット線（５´）、そして第２次層間絶縁膜（６）によ
り急激な段差部位（４０）が形成されることを図示す
る。
スク（８）を利用してスペーサ用絶縁膜（７）を一定の
厚さでエッチングしてソース電極が露出されながら、ビ
ット線（５´）の上部及び側壁に絶縁膜スペーサ（７
´）を形成した後、全体的に電荷蓄積電極用電導物質
（９）を形成し、電荷蓄積電極マスク（１０）を形成し
た状態の断面図として、上記第１次層間絶縁膜（４）、
ビット線（５´）、そして第２次層間絶縁膜（６）によ
り急激な段差部位（４０）が形成されることを図示す
る。
【００１２】図３（d ）は、電荷蓄積電極（１０）（図
３（c ）参照）を利用して電荷蓄積電極用電導物質
（９）をエッチングして電荷蓄積電極（９´）を形成し
た状態の断面図として、上記第１次層間絶縁膜（４）、
ビット線（５´）、そして第２次層間絶縁膜（６）によ
り形成された急激な段差部位（４０）（図３（c ）参
照）で電荷蓄積電極用電導物質の残留物（４９）が残る
ことになり、以後の工程で形成される異なる電導線の段
差を誘発して半導体装置の不良を招く。
３（c ）参照）を利用して電荷蓄積電極用電導物質
（９）をエッチングして電荷蓄積電極（９´）を形成し
た状態の断面図として、上記第１次層間絶縁膜（４）、
ビット線（５´）、そして第２次層間絶縁膜（６）によ
り形成された急激な段差部位（４０）（図３（c ）参
照）で電荷蓄積電極用電導物質の残留物（４９）が残る
ことになり、以後の工程で形成される異なる電導線の段
差を誘発して半導体装置の不良を招く。
【００１３】上記のように、従来の自己整合方式のコン
タクト形成は垂直方向への急激な段差を形成することに
よって、電荷蓄積電極用電導物質をエッチングする時、
電荷蓄積電極用電導物質の残留物（４９）が残るという
問題点を含んでいる。
タクト形成は垂直方向への急激な段差を形成することに
よって、電荷蓄積電極用電導物質をエッチングする時、
電荷蓄積電極用電導物質の残留物（４９）が残るという
問題点を含んでいる。
【００１４】図４（a ）、（b ）、図５（c ）は、第２
従来例として、他の自己整合方法によって接続装置を形
成する製造工程を表すこととして、図１の切断線Ｉ−Ｉ
の断面図であり、第１従来例の方法に対して段差緩和に
よる電荷蓄積電極用電導物質のエッチングを容易にする
製造工程を示す。
従来例として、他の自己整合方法によって接続装置を形
成する製造工程を表すこととして、図１の切断線Ｉ−Ｉ
の断面図であり、第１従来例の方法に対して段差緩和に
よる電荷蓄積電極用電導物質のエッチングを容易にする
製造工程を示す。
【００１５】図４（a ）は、半導体基板（１）の一定の
部分に素子分離絶縁膜（２）を形成し、ソース電極
（３）を形成した後、第１次層間絶縁膜（４）を形成し
た後、ビット線（５´）を形成し、第２次層間絶縁膜
（１６）を形成して平坦化した後、感光膜となる電荷蓄
積電極コンタクトマスク（８）を形成した状態の断面図
として、上記第２次層間絶縁膜（１６）は以後に形成さ
れる電荷蓄積電極用電導物質（９）を容易にエッチング
するためのことで、また、上記電荷蓄積電極コンタクト
マスク（８）はコンタクトマスク（８）の製造の時、一
定距離ほどミスアラインされてビット線（５´）と完全
に重ねられないことを図示する。
部分に素子分離絶縁膜（２）を形成し、ソース電極
（３）を形成した後、第１次層間絶縁膜（４）を形成し
た後、ビット線（５´）を形成し、第２次層間絶縁膜
（１６）を形成して平坦化した後、感光膜となる電荷蓄
積電極コンタクトマスク（８）を形成した状態の断面図
として、上記第２次層間絶縁膜（１６）は以後に形成さ
れる電荷蓄積電極用電導物質（９）を容易にエッチング
するためのことで、また、上記電荷蓄積電極コンタクト
マスク（８）はコンタクトマスク（８）の製造の時、一
定距離ほどミスアラインされてビット線（５´）と完全
に重ねられないことを図示する。
【００１６】図４（b ）は、上記電荷蓄積電極コンタク
トマスク（８）を利用して上記第２次層間絶縁膜（１
６）と第１次層間絶縁膜（４）をエッチングしてソース
電極（３）が露出されるようにした後、全体的にスペー
サ用絶縁膜（１７）を形成した状態の断面図として、上
記電荷蓄積電極コンタクトマスク（８）がミスアライン
された状態で第２次、第１次層間絶縁膜（１６，４）を
エッチングしたので、ビット線（５´）の一定部分及び
側壁が露出される。
トマスク（８）を利用して上記第２次層間絶縁膜（１
６）と第１次層間絶縁膜（４）をエッチングしてソース
電極（３）が露出されるようにした後、全体的にスペー
サ用絶縁膜（１７）を形成した状態の断面図として、上
記電荷蓄積電極コンタクトマスク（８）がミスアライン
された状態で第２次、第１次層間絶縁膜（１６，４）を
エッチングしたので、ビット線（５´）の一定部分及び
側壁が露出される。
【００１７】図５（c ）は、全体的に上記のスペーサ用
絶縁膜（１７）をエッチバックして上記の第２次、第１
次層間絶縁膜（１６，４）とビット線（５´）の側壁に
絶縁膜スペーサ（１７´）を形成した状態の断面図とし
て、上記の絶縁膜スペーサ（１７´）の厚さが十分に厚
くないので上記のビット線（５´）の側壁のエッジ(Edg
e)部（５０´）が露出されたことを図示したこととし
て、上記のスペーサ用絶縁膜（１７）の厚さを十分に厚
くする場合、絶縁膜スペーサ（１７´）の幅が大きいの
で、ソース電極（３）が露出されるコンタクト面積が小
さくなって電荷蓄積電極との接続が難かしくなる。
絶縁膜（１７）をエッチバックして上記の第２次、第１
次層間絶縁膜（１６，４）とビット線（５´）の側壁に
絶縁膜スペーサ（１７´）を形成した状態の断面図とし
て、上記の絶縁膜スペーサ（１７´）の厚さが十分に厚
くないので上記のビット線（５´）の側壁のエッジ(Edg
e)部（５０´）が露出されたことを図示したこととし
て、上記のスペーサ用絶縁膜（１７）の厚さを十分に厚
くする場合、絶縁膜スペーサ（１７´）の幅が大きいの
で、ソース電極（３）が露出されるコンタクト面積が小
さくなって電荷蓄積電極との接続が難かしくなる。
【００１８】一方、上記のスペーサ用絶縁膜（１７）の
厚さが十分に厚くない場合、絶縁膜スペーサ（１７´）
の幅が薄くなって、上記のようにビット線（５´）の側
壁のエッジ（Edge) 部（５０´）が露出される。
厚さが十分に厚くない場合、絶縁膜スペーサ（１７´）
の幅が薄くなって、上記のようにビット線（５´）の側
壁のエッジ（Edge) 部（５０´）が露出される。
【００１９】従って、以後の工程で電荷蓄積電極（９
´）とビット線（５´）の段落を誘発して半導体装置の
不良が発生される。
´）とビット線（５´）の段落を誘発して半導体装置の
不良が発生される。
【００２０】
【発明が解決しようとする課題】しかし、従来の自己整
合方式のコンタクト形成は垂直の方向への甚だしい段差
を形成することによって、第３次電導線用電導物質をエ
ッチングしても第３次電導線用電導物質（電荷蓄積電極
用電導物質）の残留物が残る問題と、このような第３次
電導線電導物質のエッチングの時発生される問題を解決
するためのもう一つの従来の方式はコンタクトホールで
コンタクト抵抗が増大されたり、第２次電導線（ビット
線）と第３次電導線（電荷蓄積電極）が段落される問題
点がある。
合方式のコンタクト形成は垂直の方向への甚だしい段差
を形成することによって、第３次電導線用電導物質をエ
ッチングしても第３次電導線用電導物質（電荷蓄積電極
用電導物質）の残留物が残る問題と、このような第３次
電導線電導物質のエッチングの時発生される問題を解決
するためのもう一つの従来の方式はコンタクトホールで
コンタクト抵抗が増大されたり、第２次電導線（ビット
線）と第３次電導線（電荷蓄積電極）が段落される問題
点がある。
【００２１】本発明は上述した問題点を解決するため、
自己整合形接続装置の形成方法として、電導物質のエッ
チングを容易にし、接続装置の面積を最小にすることを
その目的とする。
自己整合形接続装置の形成方法として、電導物質のエッ
チングを容易にし、接続装置の面積を最小にすることを
その目的とする。
【００２２】
【課題を解決するための手段】上記目的を達成する為
に、本発明はソース電極に形成される電荷蓄積電極コン
タクトとビット線の間隔を最小化するため、半導体基板
の所定部分に素子分離絶縁膜と、ソース電極を形成した
後、その上部に第１次層間絶縁膜を形成した後、ビット
線を形成し、その上部に第２次層間絶縁膜を形成した
後、電荷蓄積電極コンタクトマスクをその上部に形成す
る工程と、上記電荷蓄積電極コンタクトマスクを利用し
て１次的に上記第２次層間絶縁膜を一定の厚さでエッチ
ングするが、上記電荷蓄積電極コンタクトマスクにより
露出されたビット線の上部の絶縁膜は完全にエッチング
し、他の部分ではドレイン電極の上部に必ず一定の厚さ
以上の絶縁膜が残るようにする工程と、続いて露出され
たビット線をエッチングし、続けて残っている第２次層
間絶縁膜とその下部の第１次層間絶縁膜をエッチングし
てソース電極が露出された電荷蓄積電極コンタクトホー
ルを形成する工程と、全体的にスペーサ用の絶縁膜を形
成した後、上記スペーサ用の絶縁膜をエッチバックして
上記電荷蓄積電極のコンタクトホールの側壁に絶縁膜ス
ペーサを形成した後、電荷蓄積電極をソースにコンタク
トする工程を含むことを特徴とする。
に、本発明はソース電極に形成される電荷蓄積電極コン
タクトとビット線の間隔を最小化するため、半導体基板
の所定部分に素子分離絶縁膜と、ソース電極を形成した
後、その上部に第１次層間絶縁膜を形成した後、ビット
線を形成し、その上部に第２次層間絶縁膜を形成した
後、電荷蓄積電極コンタクトマスクをその上部に形成す
る工程と、上記電荷蓄積電極コンタクトマスクを利用し
て１次的に上記第２次層間絶縁膜を一定の厚さでエッチ
ングするが、上記電荷蓄積電極コンタクトマスクにより
露出されたビット線の上部の絶縁膜は完全にエッチング
し、他の部分ではドレイン電極の上部に必ず一定の厚さ
以上の絶縁膜が残るようにする工程と、続いて露出され
たビット線をエッチングし、続けて残っている第２次層
間絶縁膜とその下部の第１次層間絶縁膜をエッチングし
てソース電極が露出された電荷蓄積電極コンタクトホー
ルを形成する工程と、全体的にスペーサ用の絶縁膜を形
成した後、上記スペーサ用の絶縁膜をエッチバックして
上記電荷蓄積電極のコンタクトホールの側壁に絶縁膜ス
ペーサを形成した後、電荷蓄積電極をソースにコンタク
トする工程を含むことを特徴とする。
【００２３】
【実施例】以下、添付された図面を参照して、本発明の
一実施例を説明する。説明において、同一要素には同一
符号を用い、重複する説明は省略する。
一実施例を説明する。説明において、同一要素には同一
符号を用い、重複する説明は省略する。
【００２４】図６（a ）、図７（b ）、（c ）、図８
（d ）までは、本発明の一実施例に係る半導体接続装置
を形成する製造工程を表す断面図として、図１の切断線
Ｉ−Ｉの断面図であり、上記従来の方法に対して段差緩
和による電荷蓄積電極用電導物質のエッチングを容易に
する製造工程を示す。
（d ）までは、本発明の一実施例に係る半導体接続装置
を形成する製造工程を表す断面図として、図１の切断線
Ｉ−Ｉの断面図であり、上記従来の方法に対して段差緩
和による電荷蓄積電極用電導物質のエッチングを容易に
する製造工程を示す。
【００２５】まず、半導体基板（１）の一定部分に素子
分離絶縁膜（２）を形成し、ソース電極（３）を形成す
る。次に、第１次層間絶縁膜（４）を形成した後ビット
線（５´）を形成し、第２次層間絶縁膜（１６）、例え
ばＢＰＳＧ膜、又はＵＳＧ／ＢＰＳＧの二重構造膜を形
成して平坦化する。その後、感光膜となる電荷蓄積電極
コンタクトマスク（８）を形成する（図６（a ））。上
記第２次層間絶縁膜（１６）は、以後に形成される電荷
蓄積電極用電導物質（９）を容易にエッチングするため
に平坦化するものである。この時、上記第２次層間絶縁
膜を完全に平坦化しなくても、形成される段差は従来の
方法に従う第１次層間絶縁膜（４）、ビット線（５
´）、そして第２次層間絶縁膜（６）により形成された
急激な段差とは異なり、ビット線（５´）によることで
形成されたものである。その為、比較的に段差が緩慢
し、以後、電荷蓄積電極用電導物質（９）を困難なくエ
ッチングすることができる。且つ、上記電荷蓄積電極コ
ンタクトマスク（８）は、コンタクトマスク（８）の製
造の時、一定距離ほどミスアラインされてビット線（５
´）と完全に重ねられない。
分離絶縁膜（２）を形成し、ソース電極（３）を形成す
る。次に、第１次層間絶縁膜（４）を形成した後ビット
線（５´）を形成し、第２次層間絶縁膜（１６）、例え
ばＢＰＳＧ膜、又はＵＳＧ／ＢＰＳＧの二重構造膜を形
成して平坦化する。その後、感光膜となる電荷蓄積電極
コンタクトマスク（８）を形成する（図６（a ））。上
記第２次層間絶縁膜（１６）は、以後に形成される電荷
蓄積電極用電導物質（９）を容易にエッチングするため
に平坦化するものである。この時、上記第２次層間絶縁
膜を完全に平坦化しなくても、形成される段差は従来の
方法に従う第１次層間絶縁膜（４）、ビット線（５
´）、そして第２次層間絶縁膜（６）により形成された
急激な段差とは異なり、ビット線（５´）によることで
形成されたものである。その為、比較的に段差が緩慢
し、以後、電荷蓄積電極用電導物質（９）を困難なくエ
ッチングすることができる。且つ、上記電荷蓄積電極コ
ンタクトマスク（８）は、コンタクトマスク（８）の製
造の時、一定距離ほどミスアラインされてビット線（５
´）と完全に重ねられない。
【００２６】次に、上記電荷蓄積電極コンタクトマスク
（８）を利用して、１次的に上記第２次層間絶縁膜（１
６）をエッチングするが、上記電荷蓄積電極コンタクト
マスク（８）により露出されたビット線（５´）の上部
の絶縁膜は完全にエッチングし、異なる部分ではソース
電極（３）の上部に必ず一定の厚さ以上の第２次層間絶
縁膜（１６）が残るようにする。続いてビット線（５
´）の露出される部分（５´）をエッチングし、続いて
残っている第２次絶縁膜（１６）とその下部の第２次絶
縁膜（４）をエッチングしてソース電極（３）が露出さ
れたコンタクトホールを形成する。その後、全体的にビ
ット線（５´）の側壁に絶縁膜目的にスペーサ用絶縁膜
１７を形成する（図７（b ））。このときビット線（５
´）がエッチングされることによって、もたらされるビ
ット線（５´）の幅の減少は上記電荷蓄積電極コンタク
トマスク（８）の製造の時、場合によって、ミスアライ
ンされる一定距離を考慮してビット線（５´）の幅を両
方に増加させることもできる。
（８）を利用して、１次的に上記第２次層間絶縁膜（１
６）をエッチングするが、上記電荷蓄積電極コンタクト
マスク（８）により露出されたビット線（５´）の上部
の絶縁膜は完全にエッチングし、異なる部分ではソース
電極（３）の上部に必ず一定の厚さ以上の第２次層間絶
縁膜（１６）が残るようにする。続いてビット線（５
´）の露出される部分（５´）をエッチングし、続いて
残っている第２次絶縁膜（１６）とその下部の第２次絶
縁膜（４）をエッチングしてソース電極（３）が露出さ
れたコンタクトホールを形成する。その後、全体的にビ
ット線（５´）の側壁に絶縁膜目的にスペーサ用絶縁膜
１７を形成する（図７（b ））。このときビット線（５
´）がエッチングされることによって、もたらされるビ
ット線（５´）の幅の減少は上記電荷蓄積電極コンタク
トマスク（８）の製造の時、場合によって、ミスアライ
ンされる一定距離を考慮してビット線（５´）の幅を両
方に増加させることもできる。
【００２７】次に、上記スペーサ用の絶縁膜（１７）を
エッチバックして上記コンタクトホールの側壁に絶縁膜
スペ−サ（１７´）を形成するが、ソース電極（３）が
露出されるようにする。そして、全体的に電荷蓄積電極
用電導物質（９）を形成し、その上部に感光膜となる電
荷蓄積電極マスク（１０）を形成する（図７（c ））。
エッチバックして上記コンタクトホールの側壁に絶縁膜
スペ−サ（１７´）を形成するが、ソース電極（３）が
露出されるようにする。そして、全体的に電荷蓄積電極
用電導物質（９）を形成し、その上部に感光膜となる電
荷蓄積電極マスク（１０）を形成する（図７（c ））。
【００２８】次に、電荷蓄積電極マスク（１０）を利用
して電荷蓄積電極用電導物質（９）（図７（c ）参照）
をエッチングして電荷蓄積電極（９´）を形成し、電荷
蓄積電極マスク（１０）を除去する（図８（d ））。上
記第２次層間絶縁膜の平坦化で電荷蓄積電極用電導物質
（９）のエッチングの時、電荷蓄積電極用電導物質の残
留物の形成の問題点を完全に解決することができる。
して電荷蓄積電極用電導物質（９）（図７（c ）参照）
をエッチングして電荷蓄積電極（９´）を形成し、電荷
蓄積電極マスク（１０）を除去する（図８（d ））。上
記第２次層間絶縁膜の平坦化で電荷蓄積電極用電導物質
（９）のエッチングの時、電荷蓄積電極用電導物質の残
留物の形成の問題点を完全に解決することができる。
【００２９】
【発明の効果】上記のように、本発明により従来の自己
整合コンタクト方式で問題になる段差を緩和させて電荷
蓄積電極用電導物質のエッチングを容易にしながら接続
装置の面積を最大限に減少させることができる。
整合コンタクト方式で問題になる段差を緩和させて電荷
蓄積電極用電導物質のエッチングを容易にしながら接続
装置の面積を最大限に減少させることができる。
【００３０】また、コンタクトホール形成の時、露出さ
れるビット線をエッチングすることによって絶縁膜スペ
ーサ形成の時、ビット線のエッジ部が露出されたり、絶
縁不良により電荷蓄積電極とビット線が段落される問題
点を解決することができる。
れるビット線をエッチングすることによって絶縁膜スペ
ーサ形成の時、ビット線のエッジ部が露出されたり、絶
縁不良により電荷蓄積電極とビット線が段落される問題
点を解決することができる。
【図１】自己整合形コンタクト形成時の半導体接続装置
の平面図である。
の平面図である。
【図２】第１従来例に係る自己整合方法により半導体接
続装置を形成する製造工程（a）（b ）を示す、半導体
素子の断面図である。
続装置を形成する製造工程（a）（b ）を示す、半導体
素子の断面図である。
【図３】第１従来例に係る自己整合方法により半導体接
続装置を形成する製造工程（c）（d ）を示す、半導体
素子の断面図である。
続装置を形成する製造工程（c）（d ）を示す、半導体
素子の断面図である。
【図４】第２従来例に係る自己整合方法により半導体接
続装置を形成する製造工程（a）（b ）を示す、半導体
素子の断面図である。
続装置を形成する製造工程（a）（b ）を示す、半導体
素子の断面図である。
【図５】第２従来例に係る自己整合方法により半導体接
続装置を形成する製造工程（c）を示す、半導体素子の
断面図である。
続装置を形成する製造工程（c）を示す、半導体素子の
断面図である。
【図６】本発明の一実施例に係る半導体接続装置を形成
する製造工程（a ）を示す、半導体素子の断面図であ
る。
する製造工程（a ）を示す、半導体素子の断面図であ
る。
【図７】本発明の一実施例に係る半導体接続装置を形成
する製造工程（b ）、（c ）を示す、半導体素子の断面
図である。
する製造工程（b ）、（c ）を示す、半導体素子の断面
図である。
【図８】本発明の一実施例に係る半導体接続装置を形成
する製造工程（d ）を示す、半導体素子の断面図であ
る。
する製造工程（d ）を示す、半導体素子の断面図であ
る。
Ａ…ソース電極マスク、Ｂ…ビット線マスク、Ｃ…電荷
蓄積電極コンタクトマスク、１…半導体基板、２…素子
分離絶縁膜、３…ソース電極（第１次電導線）、４…第
１次層間絶縁膜、５…ビット線用電導物質、５´…ビッ
ト線（第２次電導線）、６，１６…第２次層間絶縁膜、
７，１７…スペーサ形成用絶縁膜、７´，１７´…絶縁
膜スペーサ、８…電荷蓄積電極コンタクトマスク、９…
電荷蓄積電極用電導物質、９´…電荷蓄積電極（第３次
電導線）、１０…電荷蓄積電極マスク、４９…電荷蓄積
電極用電導物質の残留物。
蓄積電極コンタクトマスク、１…半導体基板、２…素子
分離絶縁膜、３…ソース電極（第１次電導線）、４…第
１次層間絶縁膜、５…ビット線用電導物質、５´…ビッ
ト線（第２次電導線）、６，１６…第２次層間絶縁膜、
７，１７…スペーサ形成用絶縁膜、７´，１７´…絶縁
膜スペーサ、８…電荷蓄積電極コンタクトマスク、９…
電荷蓄積電極用電導物質、９´…電荷蓄積電極（第３次
電導線）、１０…電荷蓄積電極マスク、４９…電荷蓄積
電極用電導物質の残留物。
Claims (5)
- 【請求項１】 半導体素子の接続装置を形成する方法に
おいて、 ソース電極に形成される電荷蓄積電極コンタクトとビッ
ト線の間隔を最小化するため、半導体基板の所定部分に
素子分離絶縁膜およびソース電極を形成し、その上部に
第１次層間絶縁膜を形成した後、ビット線を形成し、そ
の上部に第２次層間絶縁膜を形成し、その後、電荷蓄積
電極コンタクトマスクをその上部に形成する工程と、 前記電荷蓄積電極コンタクトマスクを利用して１次的に
前記第２次層間絶縁膜を一定の厚さでエッチングし、そ
の際、前記電荷蓄積電極コンタクトマスクにより露出さ
れたビット線の上部の絶縁膜は完全にエッチングし、他
の部分ではドレイン電極の上部に一定の厚さ以上の絶縁
膜を残す工程と、 続いて露出されたビット線をエッチングし、続けて残っ
ている第２次層間絶縁膜とその下部の第１次層間絶縁膜
をエッチングしてソース電極が露出された電荷蓄積電極
コンタクトホール（Hole）を形成する工程と、 全体的にスペーサ用の絶縁膜を形成し、上記スペーサ用
の絶縁膜をエッチバックして前記電荷蓄積電極のコンタ
クトホールの側壁に絶縁膜スペーサを形成した後、電荷
蓄積電極をソースにコンタクトする工程を含むことを特
徴とする半導体接続装置の形成方法。 - 【請求項２】 前記第２次層間絶縁膜ＢＰＳＧ（BORON-
PHOSPHO-SILICATE-GLASS) 膜を含む請求項１記載の半導
体接続装置の形成方法。 - 【請求項３】 前記第２次層間絶縁膜のアンド−プシリ
化ガラス（UNDOPED-SILICATE-GLASS) とＢＰＳＧの二重
構造膜を含む請求項１記載の半導体接続装置の形成方
法。 - 【請求項４】 前記電荷蓄積電極コンタクトマスクはコ
ンタクトマスクの製造の時、一定距離ほどミスアライン
されてビットラインと完全に重ねられないことも含む請
求項１記載の半導体接続装置の形成方法。 - 【請求項５】 半導体素子の接続装置の形成方法におい
て、 第１次電導線、第１次層間絶縁膜、第２次電導線、そし
て第２次層間絶縁膜が順に形成され、上記第２次層間絶
縁膜の上部に第３次電導線を形成しながら、上記第３次
電導線が上記第２次電導線の間を経て第１次電導線とコ
ンタクトされるが、上記第２次電導線とは絶縁させなが
ら、上記第３次電導線コンタクトと上記第２次電導線の
間の間隔を最小化するため、第１次電導線の上部に第１
次層間絶縁膜を形成した後、所定間隔が離隔された多数
の第２次電導線を形成し、第２次層間絶縁膜を形成した
後、第３次電導線コンタクトマスクを形成する工程と、 前記第３次電導線コンタクトマスクを利用して１次的に
上記の第２次層間絶縁膜を一定の厚さでエッチングし
て、コンタクトマスクと重ねられない部分の第２次電導
線を露出させる工程と、 露出された第２次電導線をエッチングし、残っている第
２次層間絶縁膜と第１次層間絶縁膜をエッチングして第
１次電導線が露出されたコンタクトホールを形成する工
程と、 全体的にスペーサ用絶縁膜を形成した後、上記スペーサ
用絶縁膜をエッチバックして上記コンタクトホール側壁
に絶縁膜スペーサを形成する工程と、 第３次電導線を形成して上記コンタクトホールを通して
第１次電導線に第３次電導線をコンタクトさせる工程を
含む半導体接続装置の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920011844A KR950011556B1 (ko) | 1992-07-03 | 1992-07-03 | 반도체 접속장치 형성방법 |
| KR92-11844 | 1992-07-03 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697388A true JPH0697388A (ja) | 1994-04-08 |
Family
ID=19335828
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5165623A Pending JPH0697388A (ja) | 1992-07-03 | 1993-07-05 | 半導体接続装置の形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5318925A (ja) |
| JP (1) | JPH0697388A (ja) |
| KR (1) | KR950011556B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0136569B1 (ko) * | 1992-10-24 | 1998-04-29 | 김주용 | 고집적 반도체 소자의 콘택홀 형성 방법 |
| KR970009617B1 (en) * | 1993-12-31 | 1997-06-14 | Hyundai Electronics Ind | Contact forming method of semiconductor device |
| KR0141950B1 (ko) * | 1994-12-22 | 1998-06-01 | 문정환 | 반도체소자의 제조방법 |
| KR0172255B1 (ko) * | 1995-03-04 | 1999-03-30 | 김영환 | 반도체 소자의 금속 배선 형성방법 |
| US5525552A (en) * | 1995-06-08 | 1996-06-11 | Taiwan Semiconductor Manufacturing Company | Method for fabricating a MOSFET device with a buried contact |
| JP2739855B2 (ja) * | 1995-12-14 | 1998-04-15 | 日本電気株式会社 | 半導体装置およびその製造方法 |
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| JPH09191084A (ja) * | 1996-01-10 | 1997-07-22 | Nec Corp | 半導体装置及びその製造方法 |
| US5773341A (en) | 1996-01-18 | 1998-06-30 | Micron Technology, Inc. | Method of making capacitor and conductive line constructions |
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| US6180494B1 (en) * | 1999-03-11 | 2001-01-30 | Micron Technology, Inc. | Integrated circuitry, methods of fabricating integrated circuitry, methods of forming local interconnects, and methods of forming conductive lines |
| US6511879B1 (en) | 2000-06-16 | 2003-01-28 | Micron Technology, Inc. | Interconnect line selectively isolated from an underlying contact plug |
| US6312985B1 (en) * | 2000-10-10 | 2001-11-06 | United Microelectronics Corp. | Method of fabricating a bottom electrode |
| KR100388477B1 (ko) * | 2000-12-11 | 2003-06-25 | 주식회사 하이닉스반도체 | 반도체 장치의 콘택홀 형성 방법 |
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Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2618011B1 (fr) * | 1987-07-10 | 1992-09-18 | Commissariat Energie Atomique | Procede de fabrication d'une cellule de memoire |
| JPH01248536A (ja) * | 1988-03-30 | 1989-10-04 | Toshiba Corp | 半導体装置の製造方法 |
| KR920005453B1 (ko) * | 1989-05-13 | 1992-07-04 | 현대전자산업 주식회사 | 반도체 접속장치 형성방법 |
| KR910013463A (ko) * | 1989-12-29 | 1991-08-08 | 김광호 | 반도체 소자의 개구형성방법 |
| US5219793A (en) * | 1991-06-03 | 1993-06-15 | Motorola Inc. | Method for forming pitch independent contacts and a semiconductor device having the same |
| US5149665A (en) * | 1991-07-10 | 1992-09-22 | Micron Technology, Inc. | Conductive source line for high density programmable read-only memory applications |
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-
1992
- 1992-07-03 KR KR1019920011844A patent/KR950011556B1/ko not_active IP Right Cessation
-
1993
- 1993-07-02 US US08/086,721 patent/US5318925A/en not_active Expired - Lifetime
- 1993-07-05 JP JP5165623A patent/JPH0697388A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0496271A (ja) * | 1990-08-03 | 1992-03-27 | Matsushita Electric Ind Co Ltd | 半導体記憶装置の製造方法 |
| JPH0575060A (ja) * | 1991-09-13 | 1993-03-26 | Matsushita Electric Ind Co Ltd | 半導体記憶装置の製造方法 |
| JPH0653217A (ja) * | 1992-07-29 | 1994-02-25 | Sony Corp | 電極構造形成方法、及び半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940002940A (ko) | 1994-02-19 |
| US5318925A (en) | 1994-06-07 |
| KR950011556B1 (ko) | 1995-10-06 |
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