JPH069201B2 - 半導体装置用電極・配線 - Google Patents
半導体装置用電極・配線Info
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- JPH069201B2 JPH069201B2 JP59001950A JP195084A JPH069201B2 JP H069201 B2 JPH069201 B2 JP H069201B2 JP 59001950 A JP59001950 A JP 59001950A JP 195084 A JP195084 A JP 195084A JP H069201 B2 JPH069201 B2 JP H069201B2
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置用電極・配線に係り、特に高融点金
属からなる微細ゲート電極あるいは段差部を有する基板
上に高融点金属配線を設定する必要のある半導体装置に
好適な電極・配線に関する。
属からなる微細ゲート電極あるいは段差部を有する基板
上に高融点金属配線を設定する必要のある半導体装置に
好適な電極・配線に関する。
従来、ＭＯＳ(metal-oxide-semiconductor)型集積回路
のゲート電極・配線として、多結晶シリコンが広く用い
られてきた。しかしながら、約３μｍ以上の配線幅を用
いる高密度・高集積メモリでは、その抵抗による信号遅
延が問題となってくるため、低抵抗とゲート電極・配線
として、ＷやＭｏ等の高融点金属あるいはこれらのシリ
サイドが用いられようとしている。これらの高融点金属
膜は電子ビーム蒸着法あるいはスパッタリング法により
形成するのが一般的である。このようにして得られた上
記金属膜４は第１図(ａ)に模式的に示したように、膜の
結晶粒が膜面に垂直方向に長く、かつ規則正しく並んだ
柱状構造をしている。このような構造を有する金属を所
定のゲート電極形状に加工後、上記金属をマスクとし
て、Ａｓ，Ｂ，Ｐ等のイオンを通常のイオン打込法でＳ
ｉ基板内に打込む場合、上記の結晶構造に起因したチャ
ネリング現象（規則正しく並んだ金属結晶格子間を打込
イオンが、金属原子衝突することなく奥深く浸入する現
象）が生じ、ゲート電極が打込イオンのマスクにならな
いため、ＭＯＳトランジスタを作成できないという問題
があった。
のゲート電極・配線として、多結晶シリコンが広く用い
られてきた。しかしながら、約３μｍ以上の配線幅を用
いる高密度・高集積メモリでは、その抵抗による信号遅
延が問題となってくるため、低抵抗とゲート電極・配線
として、ＷやＭｏ等の高融点金属あるいはこれらのシリ
サイドが用いられようとしている。これらの高融点金属
膜は電子ビーム蒸着法あるいはスパッタリング法により
形成するのが一般的である。このようにして得られた上
記金属膜４は第１図(ａ)に模式的に示したように、膜の
結晶粒が膜面に垂直方向に長く、かつ規則正しく並んだ
柱状構造をしている。このような構造を有する金属を所
定のゲート電極形状に加工後、上記金属をマスクとし
て、Ａｓ，Ｂ，Ｐ等のイオンを通常のイオン打込法でＳ
ｉ基板内に打込む場合、上記の結晶構造に起因したチャ
ネリング現象（規則正しく並んだ金属結晶格子間を打込
イオンが、金属原子衝突することなく奥深く浸入する現
象）が生じ、ゲート電極が打込イオンのマスクにならな
いため、ＭＯＳトランジスタを作成できないという問題
があった。
また、上記結晶構造を有する金属上に、Ｓｉ半導体素子
製造上用いられるりん酸ガラス(ＰＳＧ：phospho−sili
cate glass)が接触した状態で約１０００℃近傍の高温
熱処理を行なうと、金属膜中をＰＳＧからりんが拡散
し、ＭＯＳトランジスタ特性が変動するという欠点があ
った。この現象の一例として、Ｗゲート電極上に、各種
りん濃度を有するＰＳＧ膜を被覆した後、高温熱処理を
行なったとき生じたＭＯＳ素子のフラットバンド電圧
(ＶFB)変動を第２図に示す。
製造上用いられるりん酸ガラス(ＰＳＧ：phospho−sili
cate glass)が接触した状態で約１０００℃近傍の高温
熱処理を行なうと、金属膜中をＰＳＧからりんが拡散
し、ＭＯＳトランジスタ特性が変動するという欠点があ
った。この現象の一例として、Ｗゲート電極上に、各種
りん濃度を有するＰＳＧ膜を被覆した後、高温熱処理を
行なったとき生じたＭＯＳ素子のフラットバンド電圧
(ＶFB)変動を第２図に示す。
柱状結晶構造に起因して、集積回路製造過程で生じる上
記以外の問題として金属配線の断線がある。第１図(ａ)
に示すように、段差端部３では柱状結晶か不均一になる
ため、金属膜４を所定の配線形状を得るためのドライエ
ッチング工程で、段差端部でのエッチング速度が局所的
に速くなり第１図(ｂ)に示すように開孔８が発生し、断
線を生じる。
記以外の問題として金属配線の断線がある。第１図(ａ)
に示すように、段差端部３では柱状結晶か不均一になる
ため、金属膜４を所定の配線形状を得るためのドライエ
ッチング工程で、段差端部でのエッチング速度が局所的
に速くなり第１図(ｂ)に示すように開孔８が発生し、断
線を生じる。
本発明の目的は上記柱状結晶構造に起因したチャネリン
グ現象，りんの拡散あるいは断線を低減した半導体装置
用電極・配線を提供することにある。
グ現象，りんの拡散あるいは断線を低減した半導体装置
用電極・配線を提供することにある。
上記の各欠点は柱状結晶構造に起因したものである。チ
ャネリングは第３図(ａ)に示すように膜内で結晶格子が
一定方向に規則正しく並んでいるために生じる現象であ
る。従って、この現象を阻止するためには、第３図(ｂ)
に示すように膜面垂直方向に対し、結晶の配向が異なる
結晶粒が複数個重なっていれば、打込まれたイオンは金
属の結晶格子に衝突し、チャネリング現象は生じない。
ャネリングは第３図(ａ)に示すように膜内で結晶格子が
一定方向に規則正しく並んでいるために生じる現象であ
る。従って、この現象を阻止するためには、第３図(ｂ)
に示すように膜面垂直方向に対し、結晶の配向が異なる
結晶粒が複数個重なっていれば、打込まれたイオンは金
属の結晶格子に衝突し、チャネリング現象は生じない。
なお、第３図の格子状模様９は結晶の格子を示す。
次に、りんの拡散は柱状結晶の粒界で主に生じるととも
に、一般的に柱状結晶構造を有する金属膜は、膜形成時
の基板温度が３００℃程度以下の低温の場合に得られ、
結晶粒内に多数の結晶欠陥が存在するため、結晶欠陥を
通してりんが拡散する。一方膜形成時の基板温度が約６
００℃以上で得られる金属膜は柱状結晶を有せず、膜面
垂直方向に複数個の結晶粒が重なっており、結晶粒内に
存在する結晶欠陥は柱状結晶構造より２〜３桁以上少な
くなる。従って、りんの粒界および結晶欠陥を通しての
拡散をほとんど阻止することができる。
に、一般的に柱状結晶構造を有する金属膜は、膜形成時
の基板温度が３００℃程度以下の低温の場合に得られ、
結晶粒内に多数の結晶欠陥が存在するため、結晶欠陥を
通してりんが拡散する。一方膜形成時の基板温度が約６
００℃以上で得られる金属膜は柱状結晶を有せず、膜面
垂直方向に複数個の結晶粒が重なっており、結晶粒内に
存在する結晶欠陥は柱状結晶構造より２〜３桁以上少な
くなる。従って、りんの粒界および結晶欠陥を通しての
拡散をほとんど阻止することができる。
また、前述の段差端部での開孔は、平坦部と段差部で結
晶性が極端に異なるため生じるものである。したがっ
て、平坦部と段差端部での結晶性（結晶粒等）を均一化
するためには第３図ｂに示すように、膜面と垂直な方向
に対し、複数個の結晶粒が重なるようにすれば良い。
晶性が極端に異なるため生じるものである。したがっ
て、平坦部と段差端部での結晶性（結晶粒等）を均一化
するためには第３図ｂに示すように、膜面と垂直な方向
に対し、複数個の結晶粒が重なるようにすれば良い。
すなわち、本発明において、膜垂直方向に複数個の多重
結晶粒を有する金属膜は、基板温度を高く保った状態で
スパッタリングやＣＶＤによって形成できる。また、一
度酸化した後、高温度で還元しても同様の金属膜を形成
できる。
結晶粒を有する金属膜は、基板温度を高く保った状態で
スパッタリングやＣＶＤによって形成できる。また、一
度酸化した後、高温度で還元しても同様の金属膜を形成
できる。
上記成膜時の温度は、Ｗの場合は約８００℃以上、Ｍ
ｏ，Ｔａの場合は、約６００℃以上とすることが好まし
い。これ以下の温度では、柱状結晶が多くなってチャネ
リング防止の効果が不十分になる。上記成膜時の温度は
高ければ高いほど好ましい膜が得られる。しかし、温度
に高温になると、反応管など装置の損傷が大きくなるの
で、温度の上限は使用された装置によって主として制限
される。このような理由によって、温度の上限は、ほぼ
１１００℃になるが、耐熱性のすぐれた製造装置が開発
されれば、さらに高い温度で行なってもよいことはいう
までもない。なお、基板に高周波を印加して膜の形成を
行なえば、上記温度を若干低くすることができる。
ｏ，Ｔａの場合は、約６００℃以上とすることが好まし
い。これ以下の温度では、柱状結晶が多くなってチャネ
リング防止の効果が不十分になる。上記成膜時の温度は
高ければ高いほど好ましい膜が得られる。しかし、温度
に高温になると、反応管など装置の損傷が大きくなるの
で、温度の上限は使用された装置によって主として制限
される。このような理由によって、温度の上限は、ほぼ
１１００℃になるが、耐熱性のすぐれた製造装置が開発
されれば、さらに高い温度で行なってもよいことはいう
までもない。なお、基板に高周波を印加して膜の形成を
行なえば、上記温度を若干低くすることができる。
以下、本発明の実施例を第４図を用い示す。
実施例１． Ｓｉ基板１上に膜厚２０μｍのゲートＳｉＯ２膜２およ
び所定の素子段差３を形成後、基板温度８００℃に加熱
した状態で通常のＡｒガスによるスパッタリング法でＷ
膜４を形成した（第４図(ａ)，(ｄ)）。そして、上記Ｗ
膜４を反応性スパッタエッチング法で、所定ゲート電極
４′および配線形状４″に加工後（第４図(ｂ)，
(ｅ)）、Ａｓのイオン打込を８０ＫｅＶで行なった。こ
の後、熱処理を行ない、ＭＯＳトランジスタのソース，
ドレイン等の接合層５を形成し、絶縁膜６，引出し用Ａ
ｌ電極７，Ａｌ配線７′を形成加工しＭＯＳ型集積回路
を作製した。
び所定の素子段差３を形成後、基板温度８００℃に加熱
した状態で通常のＡｒガスによるスパッタリング法でＷ
膜４を形成した（第４図(ａ)，(ｄ)）。そして、上記Ｗ
膜４を反応性スパッタエッチング法で、所定ゲート電極
４′および配線形状４″に加工後（第４図(ｂ)，
(ｅ)）、Ａｓのイオン打込を８０ＫｅＶで行なった。こ
の後、熱処理を行ない、ＭＯＳトランジスタのソース，
ドレイン等の接合層５を形成し、絶縁膜６，引出し用Ａ
ｌ電極７，Ａｌ配線７′を形成加工しＭＯＳ型集積回路
を作製した。
上記の基板温度で形成したＷ膜４は、従来の基板温度３
００℃以下で形成した場合と異なり、柱状結晶構造を示
さず、Ｗ膜４の膜面と垂直な方向に対し、３〜４個の結
晶粒が重なった膜が得られた。このような膜を用いた場
合、チャネリング現象，ＰＳＧ膜からのりんの拡散およ
び段差部でのＷ配線の断線等が生ずることなく、良好な
集積回路を得ることができた。したがって本発明によれ
ば従来の柱状結晶構造金属膜の欠点を克服できる良好な
ゲート電極配線を得ることができる。なお、上記ＷをＭ
ｏあるいはＴａにした場合は、基板温度が６００℃から
７００℃でＷの本実施例と同様の効果を持つ金属膜を得
ることができた。
００℃以下で形成した場合と異なり、柱状結晶構造を示
さず、Ｗ膜４の膜面と垂直な方向に対し、３〜４個の結
晶粒が重なった膜が得られた。このような膜を用いた場
合、チャネリング現象，ＰＳＧ膜からのりんの拡散およ
び段差部でのＷ配線の断線等が生ずることなく、良好な
集積回路を得ることができた。したがって本発明によれ
ば従来の柱状結晶構造金属膜の欠点を克服できる良好な
ゲート電極配線を得ることができる。なお、上記ＷをＭ
ｏあるいはＴａにした場合は、基板温度が６００℃から
７００℃でＷの本実施例と同様の効果を持つ金属膜を得
ることができた。
実施例２ 実施例１で基板温度２００℃てＷ膜を形成し、続いて、
酸素雰囲気中５００℃でＷを完全に酸化した後、０．５
％のＨ２Ｏを含むＨ２雰囲気中で、１０００℃の加熱処
理を行ない、Ｗ酸化物を還元し、再びＷ膜を得た。そし
て以後の工程は実施例１と全く同様の方法を用い、ＭＯ
Ｓ型集積回路を作製した。このようにして得られたＷ膜
は完全に柱状結晶構造が無くなり、段差部の結晶粒は平
坦部とほとんど均一化され、実施例１以上に断線の少な
い良好なＷ配線を得ることができた。
酸素雰囲気中５００℃でＷを完全に酸化した後、０．５
％のＨ２Ｏを含むＨ２雰囲気中で、１０００℃の加熱処
理を行ない、Ｗ酸化物を還元し、再びＷ膜を得た。そし
て以後の工程は実施例１と全く同様の方法を用い、ＭＯ
Ｓ型集積回路を作製した。このようにして得られたＷ膜
は完全に柱状結晶構造が無くなり、段差部の結晶粒は平
坦部とほとんど均一化され、実施例１以上に断線の少な
い良好なＷ配線を得ることができた。
なお実施例には、膜形成時基板温度の高温化、および膜
形成後の酸化還元法による多重結晶粒化を示したが、本
発明は上記実施例に限定されるものではなく、多重結晶
粒の金属膜が得られる他の方法によっても同じ効果が得
られることは明白であり、本発明の技術思想を逸脱しな
い範囲で変更し得るものである。
形成後の酸化還元法による多重結晶粒化を示したが、本
発明は上記実施例に限定されるものではなく、多重結晶
粒の金属膜が得られる他の方法によっても同じ効果が得
られることは明白であり、本発明の技術思想を逸脱しな
い範囲で変更し得るものである。
上記説明から明らかなように本発明によればチャネリン
グ現象を有効に防止することができ、Ｗ，Ｍｏ，Ｔａな
ど高融点金属を電極と配線に用いた半導体装置の実用化
に極めて有用である。
グ現象を有効に防止することができ、Ｗ，Ｍｏ，Ｔａな
ど高融点金属を電極と配線に用いた半導体装置の実用化
に極めて有用である。
なお、電極配線として、上記金属のシリサイドを用いた
場合は、従来の方法で形成しても、イオン打込み時のチ
ャネリングは発生しないが、上記りんの拡散が著るしく
問題になっていた。本発明により柱状結晶を減少もしく
は消失させると、このようなりんの拡散も効果的に防止
できるので、本発明はシリサイドを用いた半導体装置に
適用しても、極めて有用である。
場合は、従来の方法で形成しても、イオン打込み時のチ
ャネリングは発生しないが、上記りんの拡散が著るしく
問題になっていた。本発明により柱状結晶を減少もしく
は消失させると、このようなりんの拡散も効果的に防止
できるので、本発明はシリサイドを用いた半導体装置に
適用しても、極めて有用である。
第１図および第３図は素子平坦部および段差上に形成さ
れた金属膜の断面での結晶粒構造を示す。第２図はＷゲ
ート電極上に形成したＰＳＧ膜中のりん酸化物濃度と、
そのＭＯＳ素子のフラットバンド電圧(ＶFB)の関係を示
す図である。また第４図はＭＯＳ型集積回路の製造工程
を示す工程図である。 １…Ｓｉ基板、２…ゲートＳｉＯ 膜、３…素子段差、
４，４′，４″…高融点金属、５…接合層、６…絶縁
膜、７…Ａｌ電極、７′…Ａｌ配線、８…ドライエッチ
ングにより生じた金属膜の開孔部、９…金属膜内の結晶
格子、１０…柱状結晶。
れた金属膜の断面での結晶粒構造を示す。第２図はＷゲ
ート電極上に形成したＰＳＧ膜中のりん酸化物濃度と、
そのＭＯＳ素子のフラットバンド電圧(ＶFB)の関係を示
す図である。また第４図はＭＯＳ型集積回路の製造工程
を示す工程図である。 １…Ｓｉ基板、２…ゲートＳｉＯ 膜、３…素子段差、
４，４′，４″…高融点金属、５…接合層、６…絶縁
膜、７…Ａｌ電極、７′…Ａｌ配線、８…ドライエッチ
ングにより生じた金属膜の開孔部、９…金属膜内の結晶
格子、１０…柱状結晶。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川村 雅雄 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭57−159042（ＪＰ，Ａ) 特開 昭58−191473（ＪＰ，Ａ) 特開 昭58−191470（ＪＰ，Ａ)
Claims (2)
- 【請求項１】半導体基板の表面上に形成された絶縁膜上
に形成された所定の形状を有する高融点金属膜からな
り、当該高融点金属膜は、結晶の配向が異なる高融点金
属の結晶粒が、当該高融点金属膜の膜面と垂直な方向に
対して複数個重なって構成されていることを特徴とする
半導体装置用電極・配線。 - 【請求項２】上記高融点金属膜は、Ｗ膜、Ｍｏ膜若しく
はＴａ膜であることを特徴とする特許請求の範囲第１項
記載の電極・配線。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59001950A JPH069201B2 (ja) | 1984-01-11 | 1984-01-11 | 半導体装置用電極・配線 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59001950A JPH069201B2 (ja) | 1984-01-11 | 1984-01-11 | 半導体装置用電極・配線 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60147136A JPS60147136A (ja) | 1985-08-03 |
| JPH069201B2 true JPH069201B2 (ja) | 1994-02-02 |
Family
ID=11515882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59001950A Expired - Lifetime JPH069201B2 (ja) | 1984-01-11 | 1984-01-11 | 半導体装置用電極・配線 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH069201B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0287575A (ja) * | 1988-09-24 | 1990-03-28 | Nec Corp | Ｍｉｓ型半導体集積回路装置 |
| JPH10335652A (ja) | 1997-05-30 | 1998-12-18 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JP5707725B2 (ja) * | 2010-04-08 | 2015-04-30 | カシオ計算機株式会社 | 薄膜のパターニング方法及び表示パネルの製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57159042A (en) * | 1981-03-26 | 1982-10-01 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device and manufacture thereof |
| JPS58191470A (ja) * | 1982-05-04 | 1983-11-08 | Nec Corp | 半導体装置の製造方法 |
| JPS58191473A (ja) * | 1982-05-04 | 1983-11-08 | Nec Corp | 半導体装置の製造方法 |
-
1984
- 1984-01-11 JP JP59001950A patent/JPH069201B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60147136A (ja) | 1985-08-03 |
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