JPH0287575A - Ｍｉｓ型半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はゲート電極が高融点金属により形成されている
ＭＩＳ型電界効果トランジスタにより構成されたＭＪＳ
型半導体−集積回路装置に関する。

［従来の技術］ 従来の半導体集積回路装置においては、ＭＩＳ型電界効
果トランジスタのゲート電極として、不純物を高濃度に
ドープした多結晶シリコン又は多結晶シリコンと金属シ
リサイドとの２層構造膜が使用されている。しかし、こ
のような材料により形成されたゲート電極は電気抵抗を
十分低くすることができないため、このＭＩＳ型半導体
集積回路装置を高速動作が必要な回路に組み込んだとき
に、動作の時間的な遅れの問題か発生する。このため、
近年、ゲート電極の材料として、多結晶シリコン等より
電気抵抗か低い高融点金属か使用されつつある。

［発明が解決しようとする課題１ しかしながら、ＭＩＳ型半導体集積回路装置を高速化す
るためにゲート電極に高融点金属を使用した場合、各Ｍ
ＩＳ型電界効果トランジスタの１７きい値電圧にバラツ
キが生じることがある。而Ｕ。

て、トランジスタの電気的特性を均一にする、ことは半
導体集積回路装置にとって必須の条件であり電気特性が
均一でないということは半導体集積回路装置の信頼性を
著しく損なうものである。

本発明はかかる問題点に鑑みてなされたものであって、
ＭＩＳ型電界効果トランジスタのしきい値電圧のバラツ
キを防止して、各トランジスタが均−な電気的特性を有
するＭＩＳ型半導体集積回路装置を提供することを目的
とする。

［課題を解決するための手段］ 本発明に係るＭＩＳ型半導体集積回路装置は、複数個の
ＭＩＳ型電界効果ｌ・ランジスタによって構成されてい
るＭＩＳ型半導体集積回路装置において、前記複数のＭ
ＩＳ型電界効果トランジスタのゲート電極は同一の結晶
方位の結晶粒を有することを特徴とする。

［作用］ ＭＩＳ型トランジスタのゲート電極に高融点金属を使用
した場合に、各１〜ランジスタのしきい値がバラツキを
起こす原因は、ゲート電極を構成する金属中の結晶粒の
結晶方位が均一でないことによる。

下記第１表は、−例としてタングステン（Ｗ＞及びモリ
ブデン（ＭＯ＞の結晶粒の結晶方位とその仕事関数との
関係を示す。

第１表 （単位はＶ） この第１表から明らかなように、同一種の金属であって
も結晶方位により仕事関数が異なる。−方、ゲート電極
の仕事関数は、下記（１）式に示すように、ＭＩＳ型電
界効果トランジスタのしきい値電圧に影響を及ぼす。

Ｖｔｈ”２φＦ＋φＧＳ　　Ｑ　ｓｓ／　Ｃ＋＋（１／
Ｃｌ　　　ε（Ｉ　　Ｂ　　ＶＳＵＢ＋２φＦ）・・・
・・・（１） 但し、Ｖｔｈ：Ｌきい値電圧 φＦ＝真性フェルミレベルとフェルミレベルとの差を電
気素量で徐した値 φ。５：半導体基板とゲート電極との仕事関数の差 ＱＳＳ：ゲート絶縁膜中の単位面積当たりの固定電荷 Ｃ１；グー１〜絶縁膜の単位面積当たりの容量 ε　：半導体基板の誘電率 ｑ　：電気素量 ＮＢ：半導体基板の不純物濃度 ｖＳＵＢ：半導体バイアス 従って、ゲート電極に金属を使用すると、金属の結晶粒
の結晶方位によりＭＩＳ型電界効果トランジスタのしき
い値電圧か異なってしまう。

ＭＩＳ型電界効果トランジスタのゲート電極の長さ及び
幅が金属の結晶粒の大きさに比して十分大きい場合には
、ゲート電極中に結晶方位が異なる多数の結晶粒が方位
性を有することなく乱雑に存在している。このため、結
晶方位による仕事関数及びしきい値電圧の影響は平均化
されて現れるので、トランジスタ間のしきい値電圧のバ
ラツキは小さくなる。

しかし、例えば、半導体基板上の５ｉ０２膜上のＷＦ６
をＨ２還元することにより、タングステン（Ｗ＞膜を前
記Ｓｉ○２膜上に被着させた場合、Ｗ膜の結晶粒の大き
さは直径が４００乃至２０００人と極めて大きくなる。

このため、ゲート電極の大きさに比して結晶粒の大きさ
か無視できない程大きくなり、各トランジスタ毎にゲー
ト電極のしきい値電圧にバラツキが発生する。

そこで、本発明においては、ゲート電極の結晶粒の方位
を均一にすることにより、上述の問題点を解消する。即
ち、同一の結晶方位を有する結晶粒からなる金属ゲート
電極によりＭＩＳ型電界効果トランジスタを構成するこ
とによって、金属ゲート電極の仕事関数を全てのゲート
電極で均一にし、各ＭＩＳ型電界効果トランジスタのし
きい値電圧を均等化する。これにより、各トランジスタ
の電気的特性が均一化される。

［実施例］ 次に、本発明の実施例について添付の図面を参照して説
明する。

第１図（ａ）は本発明の第１の実施例を示す平面図、第
１図（ｂ）は第１図（ａ）のＩＩ線で示す断面図である
。

第１図（ａ）及び（ｂ）に示すように、半導体基板１０
の表面には不純物を導入して形成された素子領域３が設
けられており、これにより２つのＭＩＳ型電界効果トラ
ンジスタＴｒｌ　、Ｔｒ２が形成されている。基板１０
の表面にはこのようなトランジスタが多数形成されてお
り、各トランジスタは素子分離領域１により素子分離さ
れている。

また、基板１０上の薄い絶縁膜を介してトランジスタＴ
ｒｙ、Ｔｒ２の金属ゲート電極２が形成されている。こ
の金属ゲート電極２はその結晶粒４の結晶方位が全て（
１１０）である。

このように構成された本実施例装置はゲート電極２の結
晶粒４の結晶方位が（１１０）に揃っているため、その
仕事関数及びしきい値電圧は各ゲート電極２間で均一で
ある。

第２図は本実施例においてゲート電極の幅を１μｍとし
、長さを種々変化させて各トランジスタのし・きい値電
圧を調べ、横軸にゲート電極の長さをとり、縦軸にしき
い値電圧をとってＭＩＳ型電界効果トランジスタのしき
い値電圧に対するゲート電極の長さの依存性を示したも
のである。

ゲート電極２の長さが０．２５μｍと極めて短かいトラ
ンジスタの場合でも、しきい値電圧のバラツキが約８％
と小さい。

これに対し、従来の高融点金属のゲーＩ・電極を有する
ＭＩＳ型電界効果トランジスタのしきい値電圧は、第６
図に示すようにゲート電極の長さが短くなると、バラツ
キが大きくなる。この原因は以下のように考えられる。

従来のトランジスタは第５図（ａ＞及びそのＶ−Ｖ線に
よる断面図である第５図（ｂ）に示すように、高融点金
属グー１−電極２′には、結晶方位が（１１０）である
結晶粒４の外に、結晶方位が（１１０）以外の結晶粒５
も多数台まれている。この場合に、ゲート電極２′の幅
が結晶粒の大きさと同程度のときには、ゲート電極２′
に含まれる結晶粒の数が少ないため、結晶粒の結晶方位
のバラツキが電界効果１−ランジスタの電気的特性のバ
ラツキに著しい影響を及ぼす。

このため、第６図に示すように、ゲート電極の幅が１μ
ｍである場合には、ゲート電極の長さが０．３μｍ以下
であるときに、しきい値電圧が約３０％も変動し、電気
的特性が極めて変動しやすいことかわかる。

前述したように、その結晶粒の表面方位によって金属の
仕事関数は異なり、ゲート電極に使用される金属の仕事
関数によりＭＩＳ型電界効果トランジスタのしきい値電
圧が変化する。

従って、ゲート電極の材料が２つ以上の表面方位を有す
る複数の結晶粒を有するか又は複数個のトランジスタ間
においてゲート電極の金属の結晶方位が異なると、ＭＩ
Ｓ型電界効果トランジスタのしきい値にバラツキが発生
することになる。

これに対し、本実施例のＭＩＳ型電界効果トランジスタ
の場合は、金属ゲート電極２中の結晶粒は単一の結晶方
位を有しているために、しきい値電圧のバラツキを実用
上無視することができる。

次に、このような単一の結晶方位の結晶粒からなる金属
ゲート電極を半導体基板上に形成する方法について、ゲ
ート電極の構成材料がタングステンである場合を例にと
って説明する。

ソースガスとしてＷＦ６及びＨ２を使用して気相成長法
によりタングステンを５１０２Ｍ上に堆積させる場合、
第３図に、横軸にタングステンを被着させるときの基板
の温度をとり、縦軸にタングステン膜中の結晶粒の結晶
方位の割合をとって示すように、＃Ｉｋ積タングステン
膜中の結晶粒の配向性は被着時の基板の温度に強く依存
する。即ち、基板の温度が３２５°Ｃ以下では結晶粒の
結晶方位（表面方位）は（１１０）に揃って形成される
。

また、基板の温度が３２５°Ｃを超えると（１１０）以
外の結晶方位を有する結晶粒も形成されるようになる。

これにより、ソースガスとしてＷＦ６及びトＩ２を使用
し、例えば、圧力が０．３　Ｔｏｒｒ、基板温度が２８
０℃の条件で、気相成長法によりタングステンをＳ　ｉ
　０２膜上に堆積させることにより、実質的に結晶方位
が（１１０）である結晶粒のみを含むタングステンのゲ
ート電極を形成することができる。

第４図は本発明の第２の実施例を示す断面図である。こ
の実施例においては、単一の結晶方位の結晶粒からなる
金属をＥＥＰＲＯＭのフローティングゲートに使用して
いる。

第４図に示すように、半導体基板１０の表面には薄い絶
縁膜であるトンネル酸化膜９及び素子分離用の厚い絶縁
膜１１が形成されている。このトンネル酸化膜９上及び
絶縁膜１１上には同一の結晶方位を有する結晶粒からな
るフローティングゲート８か形成されており、更に、ｌ
・ンネル酸化膜９上のフローティンフケ−ｔ−８上には
絶縁膜１２を介して第２のコントロールゲート７が形成
されている。更にまた、このＥＥＰＲＯＭセル上の全面
には、絶縁膜１３を介して第１のコントロールｙ−１−
６が形成されている。このＥＥＰＲ，０Ｍセルへのデー
タの書込みは、基板１０表面からフローティングゲート
８ヘトンネル酸化膜９を介して１−ンネル電流により電
荷を注入することによって行なわれる。

前述したように、基板】Ｏ上の全てのＥＥＰＲＯＭセル
のフローティングゲート８は同一の結晶方位の結晶粒か
らなる金属である。これにより、基板１０とフローティ
ングゲート８との間の仕事関数の差は全てのセルにおい
て実質的に同一となるため、このメモリセルが保持する
電荷の量が各セルについて一定になるという利点を有す
る。これは第１の実施例と同様に、フローティングゲー
ト８の仕事関数が各メモリセルで同一であるため、フロ
ーティングゲート８に注入される電荷の量が等しくなる
ためである。従って、フローティンフケ−１・８の結晶
粒の表面方位が同一でなければ、メモリセルが保持する
電荷の量は不均一になる。

また、一般にトンネル酸化膜９に印加される電圧による
電界の強さはフローティングゲート８と基板１０との間
における電位差及び仕事関数差との和により定まる。し
かし、本実施例においては、フローティングゲート８と
基板１０との間の仕事関数は一定となるため、各ＥＥＰ
ＲＯＭセルの書込みトンネル電流は一定となる。これに
より書込みのために平均より高い電圧を必要とするメモ
リセルが不要になり、低電圧てデータの書込みか可能と
なるという効果を奏する。

［発明の効果］ 本発明に係るＭＩＳ型半導体集積回路装置は、複数のＭ
ＩＳ型電界効果トランジスタの金属ゲート電極の結晶粒
の結晶方位を実質的に同一とする二とにより、各トラン
ジスタのしきい値電圧のバラツキを抑制することができ
る。これにより、半導体集積回路装置の必須要件である
電気的特性の均一性を具備したトランジスタを得ること
ができる。

【図面の簡単な説明】

第１図（ａ）は本発明の第１の実施例を示す平面図、第
１図（ｌ〕）は第１図（ａ＞のＩ−Ｉによる断面図、第
２図は本実施例に係る金属ゲート電極を有するＭＩＳ型
電界効果トランジスタのグーｌ−電極の長さとしきい値
電圧との関係を示すグラフ図、第３図はタングステン被
着時の基板温度とタングステン膜中の結晶粒の結晶方位
の存在割合との関係を示すグラフ図、第４図は本発明の
第２の実施例を示す断面図、第５図（ａ　）は従来の金
属ゲート電極を示す断面図、第５図（１〕）は第５図（
ａ）のＶ−Ｖ線による断面図、第６図は従来の金属ゲー
ト電極を有するＭＩＳ型電界効果１−ランジスタのゲー
ト電極の長さとしきい値電圧との関係を示すグラフ図で
ある。

Claims (1)

【特許請求の範囲】
1. （１）複数個のＭＩＳ型電界効果トランジスタによって
   構成されているＭＩＳ型半導体集積回路装置において、
   前記複数のＭＩＳ型電界効果トランジスタのゲート電極
   は同一の結晶方位の結晶粒を有することを特徴とするＭ
   ＩＳ型半導体集積回路装置。