JPH0680758B2 - リ−ドフレ−ム - Google Patents
リ−ドフレ−ムInfo
- Publication number
- JPH0680758B2 JPH0680758B2 JP60163158A JP16315885A JPH0680758B2 JP H0680758 B2 JPH0680758 B2 JP H0680758B2 JP 60163158 A JP60163158 A JP 60163158A JP 16315885 A JP16315885 A JP 16315885A JP H0680758 B2 JPH0680758 B2 JP H0680758B2
- Authority
- JP
- Japan
- Prior art keywords
- frame
- lead
- island
- outer frame
- tie bars
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、リードフレームの改良に関する。
従来、リードフレームとしては第４図及び第５図に示す
ものが知られている。ここで、第５図は第４図の部分拡
大平面図を示す。
ものが知られている。ここで、第５図は第４図の部分拡
大平面図を示す。
図中の１は、半導体素子を装着するアイランドである。
このアイランド１はそのコーナー部から４本のタイバー
２…によって係止され、該タイバー２…の他端はフレー
ム外枠３に連結されている。前記アイランド１の周囲に
は、複数のインナーリード４…が設けられている。前記
フレーム外枠３には、ガイド穴５が設けられている。
このアイランド１はそのコーナー部から４本のタイバー
２…によって係止され、該タイバー２…の他端はフレー
ム外枠３に連結されている。前記アイランド１の周囲に
は、複数のインナーリード４…が設けられている。前記
フレーム外枠３には、ガイド穴５が設けられている。
ところで、こうした構造のリードフレームにおいて、従
来のオートボンダーによるインナーリード側の位置補正
は、フレーム外枠３に設けたガイド穴５を利用し、リー
ドフレームが所定の位置に達したとき、このガイド穴５
にガイドピンを突き上げることにより機械的に実施して
いる。
来のオートボンダーによるインナーリード側の位置補正
は、フレーム外枠３に設けたガイド穴５を利用し、リー
ドフレームが所定の位置に達したとき、このガイド穴５
にガイドピンを突き上げることにより機械的に実施して
いる。
又、パターン認識装置を使用して電気的に位置補正を行
う場合もあるが、インナーリード４のデザインに合わせ
て認識作業を実施している。
う場合もあるが、インナーリード４のデザインに合わせ
て認識作業を実施している。
しかしながら、従来技術によれば以下に示す欠点を有す
る。
る。
（ア） インナーリード４の位置補正を機械的に行う場
合；この場合、フレームの送り精度等の良悪によりセカ
ンドボンディングのボンディング位置精度が低下する。
特に、このことはインナーリード４の幅、ピッチが狭く
なった場合に顕著である。
合；この場合、フレームの送り精度等の良悪によりセカ
ンドボンディングのボンディング位置精度が低下する。
特に、このことはインナーリード４の幅、ピッチが狭く
なった場合に顕著である。
（イ） インナーリード４の位置補正を電気的に行う場
合；ピン数が多くなった場合、インナーリード４…がす
べて同じ形状になり易い。従って、パターン認識装置が
誤動作を引起こすおそれがある。
合；ピン数が多くなった場合、インナーリード４…がす
べて同じ形状になり易い。従って、パターン認識装置が
誤動作を引起こすおそれがある。
本発明は上記事情に鑑みてなされたもので、リード側の
ボンディング位置精度を向上するとともに、パターン認
識装置による誤動作を回避し得るリードフレームを提供
することを目的とする。
ボンディング位置精度を向上するとともに、パターン認
識装置による誤動作を回避し得るリードフレームを提供
することを目的とする。
本発明は、インナーリードもしくはタイバーの少なくと
も一方にワイヤボンディング時のリードパターン認識用
のマークを設けることによって、パターン認識装置によ
る誤動を回避し、ボンディング位置精度の向上を図った
ことを骨子とする。具体的には、本発明は、フレーム外
枠と、このフレーム外枠の中央部に配置されたアイラン
ドと、このアイランドを外枠に係止する複数本のタイバ
ーと、前記外枠によりアイランドの周囲に延長されたイ
ンナーリードと、前記複数本のタイバーに該タイバーよ
り幅広に形成されたリードパターン認識用のマークとを
具備したことを特徴とする。
も一方にワイヤボンディング時のリードパターン認識用
のマークを設けることによって、パターン認識装置によ
る誤動を回避し、ボンディング位置精度の向上を図った
ことを骨子とする。具体的には、本発明は、フレーム外
枠と、このフレーム外枠の中央部に配置されたアイラン
ドと、このアイランドを外枠に係止する複数本のタイバ
ーと、前記外枠によりアイランドの周囲に延長されたイ
ンナーリードと、前記複数本のタイバーに該タイバーよ
り幅広に形成されたリードパターン認識用のマークとを
具備したことを特徴とする。
［発明の実施例］ 以下、本発明の一実施例を第１図及び第２図を参照して
説明する。ここで、第２図は第１図を部分的に拡大した
平面図を示す。
説明する。ここで、第２図は第１図を部分的に拡大した
平面図を示す。
図中の11は、半導体素子を装着するアイランドである。
このアイランド11はそのコーナー部から４本のタイバー
12…によって係止され、該タイバー12…の他端はフレー
ム外枠13に連結されている。ここで、４本のタイバー12
…のうち２本のタイバー12には、ワイヤボンディング時
のリードフレーム認識用のマーク14が設けられている。
ここで、前記マーク14は前記タイバーよりも幅が広くな
っている。前記アイランド11の周囲には複数のインナー
リード15…が設けられている。なお、16はフレーム外枠
13に設けられたガイド穴である。
このアイランド11はそのコーナー部から４本のタイバー
12…によって係止され、該タイバー12…の他端はフレー
ム外枠13に連結されている。ここで、４本のタイバー12
…のうち２本のタイバー12には、ワイヤボンディング時
のリードフレーム認識用のマーク14が設けられている。
ここで、前記マーク14は前記タイバーよりも幅が広くな
っている。前記アイランド11の周囲には複数のインナー
リード15…が設けられている。なお、16はフレーム外枠
13に設けられたガイド穴である。
しかして、本発明によれば、所定のタイバー12にワイヤ
ボンディング時のリードパターン認識用のマーク14を設
けた構造となっているため、多ピン構造でも、前記パタ
ーン14を目印とすることにより誤動作を招くことなく正
確なボンディングを実施することができる。また、通
常、半導体素子を前記アイランド11にチップを搭載した
後、樹脂封止，リードのカッティングを行なって半導体
装置を得る。しかるに、本実施例では、リードフレーム
認識用のマーク14が前記タイバー12よりも幅広くなって
いるため、タイバー12に沿って水分がチップの方向に侵
入するのを軽減できる。また、リードのカッティング工
程の際、リードを引っ張る方向に応力が加わるが、上記
マーク14がその応力に対してストッパー的な働きをし、
その応力を軽減できる。
ボンディング時のリードパターン認識用のマーク14を設
けた構造となっているため、多ピン構造でも、前記パタ
ーン14を目印とすることにより誤動作を招くことなく正
確なボンディングを実施することができる。また、通
常、半導体素子を前記アイランド11にチップを搭載した
後、樹脂封止，リードのカッティングを行なって半導体
装置を得る。しかるに、本実施例では、リードフレーム
認識用のマーク14が前記タイバー12よりも幅広くなって
いるため、タイバー12に沿って水分がチップの方向に侵
入するのを軽減できる。また、リードのカッティング工
程の際、リードを引っ張る方向に応力が加わるが、上記
マーク14がその応力に対してストッパー的な働きをし、
その応力を軽減できる。
なお、上記実施例では、ワイヤボンディング時のリード
パターン認識用のマークをタイバーに設けた場合につい
て述べたが、これに限らず、第３図に示す如くインナー
リード15にマーク21を設けてもよいし、あるいはタイバ
ーとインナーリードの両方に設けてもよい。また、前記
マークの数は１つに限らず複数個設けてもよい。更に、
その形状は問わない。
パターン認識用のマークをタイバーに設けた場合につい
て述べたが、これに限らず、第３図に示す如くインナー
リード15にマーク21を設けてもよいし、あるいはタイバ
ーとインナーリードの両方に設けてもよい。また、前記
マークの数は１つに限らず複数個設けてもよい。更に、
その形状は問わない。
以上詳述した如く本発明によれば、誤動作を招くことな
く正確なボンディングを実施し得るリードフレームを提
供できる。
く正確なボンディングを実施し得るリードフレームを提
供できる。
第１図は本発明の一実施例に係るリードフレームの平面
図、第２図は第１図の部分拡大平面図、第３図は本発明
の他の実施例に係るリードフレームの平面図、第４図は
従来のリードフレームの平面図、第５図は第４図の部分
拡大平面図である。 11……アイランド、12……タイバー、13……フレーム外
枠、14,21……マーク、15……インナーリード、16……
ガイド穴。
図、第２図は第１図の部分拡大平面図、第３図は本発明
の他の実施例に係るリードフレームの平面図、第４図は
従来のリードフレームの平面図、第５図は第４図の部分
拡大平面図である。 11……アイランド、12……タイバー、13……フレーム外
枠、14,21……マーク、15……インナーリード、16……
ガイド穴。
Claims (1)
- 【請求項１】フレーム外枠と、このフレーム外枠の中央
部に配置されたアイランドと、このアイランドを外枠に
係止する複数本のタイバーと、前記外枠によりアイラン
ドの周囲に延長されたインナーリードと、前記複数本の
タイバーに該タイバーより幅広に形成されたリードパタ
ーン認識用のマークとを具備したことを特徴とするリー
ドフレーム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60163158A JPH0680758B2 (ja) | 1985-07-24 | 1985-07-24 | リ−ドフレ−ム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60163158A JPH0680758B2 (ja) | 1985-07-24 | 1985-07-24 | リ−ドフレ−ム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6224655A JPS6224655A (ja) | 1987-02-02 |
| JPH0680758B2 true JPH0680758B2 (ja) | 1994-10-12 |
Family
ID=15768331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60163158A Expired - Lifetime JPH0680758B2 (ja) | 1985-07-24 | 1985-07-24 | リ−ドフレ−ム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680758B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6482660A (en) * | 1987-09-25 | 1989-03-28 | Fujitsu Ltd | Lead frame |
| KR100235751B1 (ko) * | 1997-05-13 | 1999-12-15 | 김규현 | 본딩인식부를 구비한 반도체패키지의 인쇄회로기판 구조 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5540523U (ja) * | 1978-09-04 | 1980-03-15 | ||
| JPS59178757A (ja) * | 1983-03-29 | 1984-10-11 | Shinko Electric Ind Co Ltd | リ−ドフレ−ム |
| JPS6059541U (ja) * | 1983-09-28 | 1985-04-25 | 株式会社デンソー | 集積回路用リ−ドフレ−ム |
-
1985
- 1985-07-24 JP JP60163158A patent/JPH0680758B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6224655A (ja) | 1987-02-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |