JPS5957439A - 半導体装置 - Google Patents
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- JPS5957439A JPS5957439A JP57167908A JP16790882A JPS5957439A JP S5957439 A JPS5957439 A JP S5957439A JP 57167908 A JP57167908 A JP 57167908A JP 16790882 A JP16790882 A JP 16790882A JP S5957439 A JPS5957439 A JP S5957439A
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- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(1)発明の技術分野
本発明は半導体装置、特に多ビンパッケージに逍したり
一1フレームに関する。
一1フレームに関する。
(2)技術の背景
1111脂封止形半導体集積回路(プラス’f・ツクI
cともul!称される)は、第1図ta+に示されるリ
ードフレームを用いて製造される。同図において、■は
り−トフレーム、2はクレードル、3はパイロット穴、
4はグイステージ、5はリード、6はステージリボ−ト
ハー、7はタイバーを示ず。
cともul!称される)は、第1図ta+に示されるリ
ードフレームを用いて製造される。同図において、■は
り−トフレーム、2はクレードル、3はパイロット穴、
4はグイステージ、5はリード、6はステージリボ−ト
ハー、7はタイバーを示ず。
グイステージ4の上には図示されない半導体チップ(以
下チップという)が付着され(ダイ付け)、それの電極
バットとリート5のグイステージに近い部分(インナー
リード部)とにワイートが接着されて接続が形成釣れ(
マノイヤ伺り)、シかる後にモールド樹脂が同図に点線
で囲む領域に封止され、タイバー7およびピンチを切′
IIJi L、リードを折り曲げてプラスチックIGが
形成される。かかる技術は公知で広〈実施されている。
下チップという)が付着され(ダイ付け)、それの電極
バットとリート5のグイステージに近い部分(インナー
リード部)とにワイートが接着されて接続が形成釣れ(
マノイヤ伺り)、シかる後にモールド樹脂が同図に点線
で囲む領域に封止され、タイバー7およびピンチを切′
IIJi L、リードを折り曲げてプラスチックIGが
形成される。かかる技術は公知で広〈実施されている。
一方、世J1y、+(川は」−記プラスチック10パッ
ケージの断面図で、グイステージ4」二にチップ9が伺
イtされ、さらにワイート8によってリード5とチップ
」−の電極パッドとが接続され、これらが゛E−ルト1
111脂10で1・1止されている。なおり−トフレー
J1の各部の厚さはJべて同じである。
ケージの断面図で、グイステージ4」二にチップ9が伺
イtされ、さらにワイート8によってリード5とチップ
」−の電極パッドとが接続され、これらが゛E−ルト1
111脂10で1・1止されている。なおり−トフレー
J1の各部の厚さはJべて同じである。
ところで、上記第1図+a)にはi 1llilのグイ
ステージとリードの配置しか示されないが、リードフレ
ームには多数のグイステージが11zんで配置され、ま
たグイステージのまわりには図示のものと同様のリード
が配置されている。また、リートの数は搭載するチップ
によって異なり、本発明に係わる多ピンプラスチソクパ
ソケージを用いるリートフレームには40ないし70本
のリードがある。
ステージとリードの配置しか示されないが、リードフレ
ームには多数のグイステージが11zんで配置され、ま
たグイステージのまわりには図示のものと同様のリード
が配置されている。また、リートの数は搭載するチップ
によって異なり、本発明に係わる多ピンプラスチソクパ
ソケージを用いるリートフレームには40ないし70本
のリードがある。
なお前記したチップの電極バンドとリードとの間の配線
すなわちワイヤイー1番Jは、極細の金(八U)の電線
を自動接着機(ボンディングマシン)により接着するご
とによりきわめて短時間内に完成される。
すなわちワイヤイー1番Jは、極細の金(八U)の電線
を自動接着機(ボンディングマシン)により接着するご
とによりきわめて短時間内に完成される。
(3)()C来技術と問題点
第2図は従来技術におりる多ビンリーlフレームの要部
平面図で、同図を参照するとダ・イステージ22に千ツ
ブ23が付着され、リード24のインナーリート部(内
側部分)と上記デツプ23の電極パノ[・(図示・Uず
)とが1ツイヤ25で接続されている。
平面図で、同図を参照するとダ・イステージ22に千ツ
ブ23が付着され、リード24のインナーリート部(内
側部分)と上記デツプ23の電極パノ[・(図示・Uず
)とが1ツイヤ25で接続されている。
ところで、第2図に破線23aで示す形状の小さいチッ
プをグイステージ22に付着するときには、23で示す
大きいチップの場合に比べてより長いワイー1□25.
]を必要とする。しかし、従来技術におい゛(゛はワ・
イヤイ・1りできる長さに限界があり、またワイヤ長が
長くなると樹脂封止時において、ワイートの位置変動(
ワイートフロー)が大きくなり、ワイートが互いに接M
II+するおそれや、ワイヤに金線を使用するごとによ
る一1スト’+11+をまねくなどの問題がある。
プをグイステージ22に付着するときには、23で示す
大きいチップの場合に比べてより長いワイー1□25.
]を必要とする。しかし、従来技術におい゛(゛はワ・
イヤイ・1りできる長さに限界があり、またワイヤ長が
長くなると樹脂封止時において、ワイートの位置変動(
ワイートフロー)が大きくなり、ワイートが互いに接M
II+するおそれや、ワイヤに金線を使用するごとによ
る一1スト’+11+をまねくなどの問題がある。
一方、ワイヤ長の増大に対処するため、第3図に示す如
くリード3Iのインナーツー1部を長くしC(同図に破
線31aで示す部分)千ノゾに近づりる方法が考えられ
るが、チップGこ近づくほどリートが密集するため各リ
ード間の幅(スリット)Wlが狭くなる。しかも従来の
り−トフレーム製造技術(エツチングもしくはスタンピ
ンク)では、−に記スリットの大きさ旧をり一1′フレ
ームの板厚程度以下にすることが困ゲWであるため、W
lが板厚以−トになる所までリードを長くすることがで
きない。なお従来技術における上記板厚は+1.25m
mが主流で他に0.15mm、0.13mm等がある。
くリード3Iのインナーツー1部を長くしC(同図に破
線31aで示す部分)千ノゾに近づりる方法が考えられ
るが、チップGこ近づくほどリートが密集するため各リ
ード間の幅(スリット)Wlが狭くなる。しかも従来の
り−トフレーム製造技術(エツチングもしくはスタンピ
ンク)では、−に記スリットの大きさ旧をり一1′フレ
ームの板厚程度以下にすることが困ゲWであるため、W
lが板厚以−トになる所までリードを長くすることがで
きない。なお従来技術における上記板厚は+1.25m
mが主流で他に0.15mm、0.13mm等がある。
スリント幅Wの最小値も」二層値稈壕であり、従来リー
ト先端のスリソロ1畠はこの最小値のものである。そこ
で板厚の薄い474料を用いてスリット幅の最小(iZ
tを小さくし、リーF長を増大するごとも考えられるが
、アウターリート部の板厚も同時に薄くなり、ハンドリ
ング等で変形しやすくなる問題がある。 (板厚が0.
15mm、0.13mm等の祠料はミニフラットIC等
の限られたパッケージ用として使用されている。)(4
)発明の目的 本発明は−1−記従来の問題に鑑み、インナーリード部
を従来よりさらにグイステージの近くまご1、i−<
シたり−トフレームの提供を1」的とする。
ト先端のスリソロ1畠はこの最小値のものである。そこ
で板厚の薄い474料を用いてスリット幅の最小(iZ
tを小さくし、リーF長を増大するごとも考えられるが
、アウターリート部の板厚も同時に薄くなり、ハンドリ
ング等で変形しやすくなる問題がある。 (板厚が0.
15mm、0.13mm等の祠料はミニフラットIC等
の限られたパッケージ用として使用されている。)(4
)発明の目的 本発明は−1−記従来の問題に鑑み、インナーリード部
を従来よりさらにグイステージの近くまご1、i−<
シたり−トフレームの提供を1」的とする。
(5)発明の構成
そしてこの目的は本発明によれば、リードフレームのイ
ンナーリード先&til rl!分の厚さが他の部分よ
りも薄く形成されていることを特徴とする半導体装11
tを提供することによって達成される。
ンナーリード先&til rl!分の厚さが他の部分よ
りも薄く形成されていることを特徴とする半導体装11
tを提供することによって達成される。
(6)発明の実施例
以−ト本発明実施例を図面により説明する。
第4図は本発明実施例を説明するためのり一トフレーム
要部の平面図(alおよび断面図(blで、同図を参照
するとインナーリード部44は、44aで示す部分だり
ステージ41に向かって延長され、従来に比べてより長
くされている。当該増大R1f分44aのWさ112は
同図fblに示す如くリードフレームの他の14j分の
厚さDI(従来の厚さ)より薄く形成されている。その
ため第3図に示す如< 、ijt来のスリン]・幅の最
小値Wよりさらに小さいスリット幅w1までインナーリ
ード部を形成することができる。
要部の平面図(alおよび断面図(blで、同図を参照
するとインナーリード部44は、44aで示す部分だり
ステージ41に向かって延長され、従来に比べてより長
くされている。当該増大R1f分44aのWさ112は
同図fblに示す如くリードフレームの他の14j分の
厚さDI(従来の厚さ)より薄く形成されている。その
ため第3図に示す如< 、ijt来のスリン]・幅の最
小値Wよりさらに小さいスリット幅w1までインナーリ
ード部を形成することができる。
例えば上記厚さ旧を0.15mmまで薄くできると、通
;Wの技術でスリン1幅0.15mmのインリ”−リー
ト部を形成することができ、これによってダイ−1・長
を9’aj縮することができる。
;Wの技術でスリン1幅0.15mmのインリ”−リー
ト部を形成することができ、これによってダイ−1・長
を9’aj縮することができる。
ところで上述したリードフレームの形成方法は、先ずイ
ンナーリードの先端部44Aの領域のみをエツチング(
ハーフエツチング)により薄く加工し、次いで再びエツ
チングによりインナーリードの形状を加工する。また他
の方法として上記先端部44aのめを機械的につぶし、
しかる後スタンピングにより↑1抜加工することによっ
ても形成できる。
ンナーリードの先端部44Aの領域のみをエツチング(
ハーフエツチング)により薄く加工し、次いで再びエツ
チングによりインナーリードの形状を加工する。また他
の方法として上記先端部44aのめを機械的につぶし、
しかる後スタンピングにより↑1抜加工することによっ
ても形成できる。
なお同図において4Gは本実施例にお4Jるワイヤを示
し、また46aは従来のり一1フレームにおけるワイヤ
を示す。またリード先端の幅はりイ計ボンディングがで
きるに十分な人きさとし、またステージ41の厚さDI
は従来のリードフレームのjvさと同じであるためチソ
プイ:j着におりる変形などの問題は生じない。
し、また46aは従来のり一1フレームにおけるワイヤ
を示す。またリード先端の幅はりイ計ボンディングがで
きるに十分な人きさとし、またステージ41の厚さDI
は従来のリードフレームのjvさと同じであるためチソ
プイ:j着におりる変形などの問題は生じない。
第5図は上述した本発明リードフレームを用いたプラス
ヂソクバノケージの111面図で、同図において、51
はグイステージ、52ばデツプ、53はリート、54は
モール1′樹脂を示す。
ヂソクバノケージの111面図で、同図において、51
はグイステージ、52ばデツプ、53はリート、54は
モール1′樹脂を示す。
(7)発明のリノ果
以上詳細に説明した如く、本発明によれば、インリ・−
リードの先端が従来よりステージに近い所まで廷びたリ
ードフレームを提供できるため、小さなチップに対して
ワイヤ長を短くでき、ワイヤポンディングの時間短縮と
金線使用縫の力11減によりコストダウンが実現され、
またワイヤフローなどの問題が防止され・うるごとによ
り歩留りと信頼性の向上に効呆大である。なお、上記の
実施例では]も1脂封止型半導体装置に用いられるリー
トフレーJ、を例に説明したが、他の場合例えばサーデ
ィツプ型半導体装置用リードフレームにも適用できるこ
とはいうまでもない。
リードの先端が従来よりステージに近い所まで廷びたリ
ードフレームを提供できるため、小さなチップに対して
ワイヤ長を短くでき、ワイヤポンディングの時間短縮と
金線使用縫の力11減によりコストダウンが実現され、
またワイヤフローなどの問題が防止され・うるごとによ
り歩留りと信頼性の向上に効呆大である。なお、上記の
実施例では]も1脂封止型半導体装置に用いられるリー
トフレーJ、を例に説明したが、他の場合例えばサーデ
ィツプ型半導体装置用リードフレームにも適用できるこ
とはいうまでもない。
第1図は従来技術におりるリードフレームを説明するた
めの図で、その(a)は平面図、(h)は」二層リード
フレームを使用したバソゲージの11ノ1面図、152
+3’4ば上配り一トフレームのインナーリード部を
示す要部平面図、第3図はインナーリードHpのスリッ
ト幅を説明するだめの図、第4図は本発明実施例を説明
するためのり一1′フレーノ、の要((11平面図ta
+および断面図fb)、第5図は本発明のリードフレー
ムを用いたプラスチソクパソゲージの断面図である。 1−−リードフレーム、2− クレードル、3−パイコ
ツ1−穴、4 、22.4L 5]−グイステージ、5
、24.31.44.53−リート、6 、21.4
3− ステーシリ°ボートへ−、7−クイバー、10+
54−モール1°イIf Jfli、8 、25.2
5a 、 46.46a 、 55−ワイヤ、9 、2
3.23a 、 42.52− チップ、31a 、
44a−−リード増大1(19第1図 第2ト」 197 第3図 1 第4図
めの図で、その(a)は平面図、(h)は」二層リード
フレームを使用したバソゲージの11ノ1面図、152
+3’4ば上配り一トフレームのインナーリード部を
示す要部平面図、第3図はインナーリードHpのスリッ
ト幅を説明するだめの図、第4図は本発明実施例を説明
するためのり一1′フレーノ、の要((11平面図ta
+および断面図fb)、第5図は本発明のリードフレー
ムを用いたプラスチソクパソゲージの断面図である。 1−−リードフレーム、2− クレードル、3−パイコ
ツ1−穴、4 、22.4L 5]−グイステージ、5
、24.31.44.53−リート、6 、21.4
3− ステーシリ°ボートへ−、7−クイバー、10+
54−モール1°イIf Jfli、8 、25.2
5a 、 46.46a 、 55−ワイヤ、9 、2
3.23a 、 42.52− チップ、31a 、
44a−−リード増大1(19第1図 第2ト」 197 第3図 1 第4図
Claims (1)
- ジ−1フレームのインナーリード先端部分の厚さが他の
部分よりも薄く形成されていることを特徴とする半導体
装置
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57167908A JPS5957439A (ja) | 1982-09-27 | 1982-09-27 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57167908A JPS5957439A (ja) | 1982-09-27 | 1982-09-27 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5957439A true JPS5957439A (ja) | 1984-04-03 |
Family
ID=15858273
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57167908A Pending JPS5957439A (ja) | 1982-09-27 | 1982-09-27 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5957439A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6224656A (ja) * | 1985-07-24 | 1987-02-02 | Shinko Electric Ind Co Ltd | リ−ドフレ−ムの製造方法 |
JPS63173351A (ja) * | 1987-01-13 | 1988-07-16 | Toshiba Corp | 半導体装置のリ−ドフレ−ム |
JPH01231332A (ja) * | 1988-03-11 | 1989-09-14 | Hitachi Ltd | 半導体装置の製造方法 |
JPH0325252U (ja) * | 1989-07-21 | 1991-03-15 |
-
1982
- 1982-09-27 JP JP57167908A patent/JPS5957439A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6224656A (ja) * | 1985-07-24 | 1987-02-02 | Shinko Electric Ind Co Ltd | リ−ドフレ−ムの製造方法 |
JPS63173351A (ja) * | 1987-01-13 | 1988-07-16 | Toshiba Corp | 半導体装置のリ−ドフレ−ム |
JPH01231332A (ja) * | 1988-03-11 | 1989-09-14 | Hitachi Ltd | 半導体装置の製造方法 |
JPH0325252U (ja) * | 1989-07-21 | 1991-03-15 |
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