KR200142844Y1 - 리드프레임 - Google Patents

리드프레임 Download PDF

Info

Publication number
KR200142844Y1
KR200142844Y1 KR2019960030951U KR19960030951U KR200142844Y1 KR 200142844 Y1 KR200142844 Y1 KR 200142844Y1 KR 2019960030951 U KR2019960030951 U KR 2019960030951U KR 19960030951 U KR19960030951 U KR 19960030951U KR 200142844 Y1 KR200142844 Y1 KR 200142844Y1
Authority
KR
South Korea
Prior art keywords
inner lead
lead
wire
semiconductor chip
lead frame
Prior art date
Application number
KR2019960030951U
Other languages
English (en)
Other versions
KR19980017564U (ko
Inventor
홍순호
Original Assignee
구본준
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 구본준, 엘지반도체주식회사 filed Critical 구본준
Priority to KR2019960030951U priority Critical patent/KR200142844Y1/ko
Publication of KR19980017564U publication Critical patent/KR19980017564U/ko
Application granted granted Critical
Publication of KR200142844Y1 publication Critical patent/KR200142844Y1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49575Assemblies of semiconductor devices on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49503Lead-frames or other flat leads characterised by the die pad
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85385Shape, e.g. interlocking features
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

본 고안은 반도체 칩이 안착되는 패들의 가장자리에 형성된 이너리드의 단부에 테이프를 부착시켜 상기 이너리드를 고정시킨 후, 반도체 칩과 이너리드가 와이어본딩되는 리드프레임에 관한 것이다.
따라서, 본 고안의 리드프레임을 통하여 이너리드와 본딩되는 와이어의 길이가 종래보다 짧아지므로 본딩된 와이어의 휨을 방지할 수 있다.
또한, 반도체 칩과 창을 통한 본딩이 이루어지므로 본딩 불량을 줄일 수 있다.

Description

리드프레임
제1도는 종래의 리드프레임을 설명하기 위한 도면으로,
제1도의 (a)는 이너리드 고정수단인 테이프가 부착된 종래의 리드프레임의 평면도이고,
제1도의 (b)는 제1도의 (a)의 부분확대한 도면으로 테이프로 고정된 이너리드와 반도체 칩과의 와이어본딩을 실시한 것을 도시한 도면이고,
제1도의 (c)는 이너리드와 와이어본딩이 실시된 종래의 리드프레임이 패키지화된 도면이다.
그리고 제2도는 본 고안의 리드프레임을 설명하기 위한 도면이고,
제2도의 (a)는 이너리드 고정수단인 테이프가 부착된 본 고안의 리드프레임의 평면도이고,
제2도의 (b)는 제1도의 (a)의 부분확대도이고, 제2도의 (c)는 이너리드에 부착된 테이프의 창이 표시되어, 창을 통하여 반도체 칩과 와이어본딩되는 본 고안의 리드프레임을 도시한 도면이고,
제2도의 (d)는 이너리드와 와이어본딩된 본 고안의 리드프레임이 패키지화된 도면이다.
* 도면의 주요부분에 대한 부호의 설명
10, 20 : 리드프레임 패들 11, 21 : 이너리드
12, 22 : 본딩와이어 13, 23 : 테이프
23-1 : 창 14, 24 : 반도체 칩
본 고안은 리드프레임에 관한 것으로, 특히 반도체 패키지 제조공정에서 반도체 칩과 이너리드를 와이어본딩 하기 이전단계인 이너리드와 이너리드 사이를 고정함에 있어서 이너리드의 변형을 방지하고, 와이어본딩시 본딩와이어의 휨현상을 방지하기에 적당한 리드프레임에 관한 것이다.
제1도는 종래의 리드프레임을 설명하기 위한 도면으로, 제1도의 (a)는 이너리드와 이너리드 사이를 고정시키기 위한 이너리드 고정수단인 테이프가 부착된 종래의 리드프레임의 평면도이고, 제1도의 (b)는 제1도의 (a)의 부분확대한 도면으로 테이프로 고정된 이너리드에 반도체 칩 과의 와이어본딩을 실시한 것을 도시한 도면이다.
그리고 제1도의 (c)는 이너리드와 와이어본딩된 종래의 리드프레임이 패키지화된 도면이다.
이하, 첨부된 도면을 참고로 하여 종래의 리드프레임을 설명하면 다음과 같다.
종래의 리드프레임은 제1도의 (a)(b)(c)와 같이, 리드제조공정에서 반도체 칩(14)과 이너리드(11)를 와이어본딩하기 전단계로, 이너리드의 형태 변형을 방지하기 위하여 이를 고정시키는 이너리드 고정수단으로써 이너리드의 일정영역의 접착부위에 테이프(13)를 부착시킨 후, 반도체 칩과 그 가장자리의 이너리드에 와이어본딩을 실시한다.
여기에서 테이프(13)는 제1도의 (a)와 같이, 일면에 접착력이 있고, 접착력 있는 면이 이너리드와 접촉되면서 부착되며, 사각형태의 테이프(13)에서 그 내부가 잘려진 일정두께를 갖는 형상으로 형성하여 이너리드(11) 표면의 접착 부위에 부착시킨다.
그러나, 종래의 리드프레임은 반도체 칩과 이너리드를 연결하는 본딩와이어가 이너리드 단부로부터 떨어진 위치에서 본딩되므로 그 길이가 길어 종종 휘어지고, 또한 본딩와이어가 본딩되는 이너리드의 위치가 일정하게 유지되지 못하는 문제점이 발생된다.
본 고안은 이러한 문제점을 해결하고자 반도체 칩과 이너리드 사이에 형성된 본딩와이어의 휨을 방지하고, 정확한 이너리드 위치에서 반도체 칩과의 와이어본딩이 가능한 리드프레임을 목적으로 한다.
본 고안은 반도체 칩이 안착되는 패들의 가장자리에 형성된 이너리드의 단부에 테이프를 부착시켜 이너리드를 고정시킨 후, 반도체 칩과 이너리드가 와이어본딩되며, 이때 이너리드에는 창이 형성되어, 창을 통하여 반도체 칩과 와이어본딩되는 리드프레임에 관한 것이다.
제2도는 본 고안의 리드프레임을 설명하기 위한 도면으로, 제2도의 (a)는 이너리드 고정수단인 테이프가 부착된 본 고안의 리드프레임의 평면도이고, 제2도의 (b)는 제1도의 (a)의 A의 부분확대도이다.
그리고 제2도의 (c)는 이너리드에 부착된 테이프의 창이 표시되어, 창을 통하여 반도체 칩과 와이어본딩되는 본 고안의 리드프레임을 도시한 도면이고, 제2도의 (d)는 이너리드와 와이어본딩된 본 고안의 리드프레임이 패키지화된 도면이다.
이하, 첨부된 도면을 참고로 하여 본 고안의 리드프레임을 설명하겠다.
본 고안의 리드프레임은 제2도의 (a)(c)(d)와 같이, 반도체 칩(24)이 안착되는 패들(20)의 가장자리에 형성된 이너리드(21)의 단부에 테이프(23)를 부착시켜 이너리드들을 고정시킨 후, 제2도의 (b)와 같이, 이너리드의 단부에 즉, 패들에 가까운 끝단에, 테이프를 부착시키고 이러한 테이프는 각각의 이너리드에 대응되는 위치에 창이 형성되어져 창을 통하여 반도체 칩과 이너리드를 와이어본딩이 실시된다.
즉, 본 고안의 리드프레임은 제2도의 (b)와 같이, 이너리드 단부의 표면에 부착된 테이프(23)에 창(23-1)을 형성하여 와이어본딩되는 지점만 창을 만들어 정확한 본딩 위치를 지정하여 줌으로써 제2도의 (d)와 같이, 반도체 칩(24)과 이너리드(21) 사이의 본딩와이어의 길이 뿐만 아니라 본딩되는 위치가 일정하게 만들어 준다.
본 고안의 리드프레임은 반도체 칩과 이너리드를 연결하는 본딩와이어가 이너리드 단부로부터 떨어진 위치에서 본딩되므로 그 길이가 길어 종종 휘어지고, 또한 본딩와이어가 본딩되는 이너리드의 위치가 일정하게 유지되지 못하는 문제점이 발생되었던 종래와는 달리, 이너리드에 접착되는 테이프의 위치가 패들측의 이너리드 단부에 형성됨에 따라, 이너리드와 본딩되는 와이어의 길이가 종래보다 짧아지므로 본딩된 와이어의 휨을 방지할 수 있다.
또한, 반도체 칩과 창을 통한 본딩이 이루어지므로 본딩 불량을 줄일 수 있다.

Claims (2)

  1. 반도체 칩이 안착되는 패들의 가장자리에 형성된 이너리드에 테이프를 부착시켜 상기 이너리드를 고정시킨 후, 상기 반도체 칩과 상기 이너리드가 와이어본딩되는 리드프레임에 있어서, 상기 테이프가 상기 패들측의 이너리드의 단부에 부착되는 것이 특징인 리드프레임.
  2. 제1항에 있어서, 상기 테이프에는 각각의 이너리드에 대응되는 위치에 창이 형성되어져 상디 창을 통하여 상기 반도체 칩과 상기 이너리드가 와이어본딩되는 것을 특징으로 하는 리드프레임.
KR2019960030951U 1996-09-24 1996-09-24 리드프레임 KR200142844Y1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019960030951U KR200142844Y1 (ko) 1996-09-24 1996-09-24 리드프레임

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019960030951U KR200142844Y1 (ko) 1996-09-24 1996-09-24 리드프레임

Publications (2)

Publication Number Publication Date
KR19980017564U KR19980017564U (ko) 1998-07-06
KR200142844Y1 true KR200142844Y1 (ko) 1999-06-01

Family

ID=19467861

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019960030951U KR200142844Y1 (ko) 1996-09-24 1996-09-24 리드프레임

Country Status (1)

Country Link
KR (1) KR200142844Y1 (ko)

Also Published As

Publication number Publication date
KR19980017564U (ko) 1998-07-06

Similar Documents

Publication Publication Date Title
US5648682A (en) Resin-sealed semiconductor device and lead frame used in a resin-sealed semiconductor device
JP2001015668A (ja) 樹脂封止型半導体パッケージ
US6078099A (en) Lead frame structure for preventing the warping of semiconductor package body
KR200142844Y1 (ko) 리드프레임
JPS60189940A (ja) 樹脂封止型半導体装置の製法
JPS6124261A (ja) リ−ドフレ−ム
JP3424184B2 (ja) 樹脂封止型半導体装置
JPH02278857A (ja) 樹脂封止型半導体装置
JP2872225B2 (ja) 気密封止型半導体集積回路装置
KR100244254B1 (ko) 리드 프레임 및 이를 이용한 반도체 패키지
KR200149156Y1 (ko) 반도체 리드 프레임
JP3296339B2 (ja) リードフレーム及び半導体装置
JPH03102859A (ja) 半導体装置の製造方法
KR200141125Y1 (ko) 리드프레임의 구조
KR100282414B1 (ko) 바텀 리디드 타입의 브이·씨·에이 패키지
JPS61128551A (ja) 半導体装置用リ−ドフレ−ム
KR200164518Y1 (ko) 반도체 패키지
JPH0828460B2 (ja) 樹脂封止型半導体装置
JPH07221258A (ja) リードフレームおよびそれを用いた樹脂封止型半導体装置
JPH0951063A (ja) 樹脂封止型半導体装置
JPH06295934A (ja) フィルムキャリアリード及びそれを用いたlsi構造
JPH07297345A (ja) 半導体装置用リードフレーム
JP2000260908A (ja) 表面実装型半導体装置およびその製造方法
JP2004200719A (ja) 半導体装置
JPH06244335A (ja) 樹脂封止型半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 20041230

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee