JPS59178757A - リ−ドフレ−ム - Google Patents

リ−ドフレ−ム

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JPS59178757A
JPS59178757A JP58053375A JP5337583A JPS59178757A JP S59178757 A JPS59178757 A JP S59178757A JP 58053375 A JP58053375 A JP 58053375A JP 5337583 A JP5337583 A JP 5337583A JP S59178757 A JPS59178757 A JP S59178757A
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JP
Japan
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lead
lead frame
mark
leads
tip
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Pending
Application number
JP58053375A
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English (en)
Inventor
Toshizo Kawaguchi
川口 敏三
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (1)発明の技術分野 本発明はリードフレームに関し、特に識別可能なインナ
ーリードを有するリードフレームに関する。
(2)技術の背景 半導体装置や集積回路装置に用いられるリードフレーム
は、素子またはチップ取(=J部の周囲にあって電気的
導通をとるためのワイヤホンディングが行える様にリー
ドの先端が近接配置された形状となっており、このリー
ドフレームとチップを組み込んで素子とリードの先端部
をA1細線やAu合金細線(20〜30μ程度)などで
必要なワイートボンディングを行い、半導体装置や集積
回路装置として組立てられる。
そしてワイヤボンディングに於いて同種のものを大量に
能率よく製造する場合に素子と、リードフレームのリー
ドとのワイヤボンディングは配線の順序に従って素子の
周囲を周回して順次配線する方法が一般的に行なわれ、
一定の基準リートを識別してここから配線が始められる
。しかしり−トフレームにあってはり一ド先端部付近に
類似形状のリードがある場合や更に密集してリードが配
置されている場合には基準リードの識別が困難で能率を
低下させたり識別をまちがえたりするので最近の自動化
などにあっては特に光学的にも識別が可能なり一トフレ
ーム形状が要望され2種々の考案かなされている。
(3)従来技術と問題点 従来技術においてリードフレームのインナーリードの基
準となるリードのインナーリード先端部付近における形
状を、他のり一トと異なる形状としたりもしくはくぼみ
などのマーキングを施こしたりしたもの(この様なリー
ドに最初にホンディングを行うのでインデックス又はタ
ーゲットピンなどと呼ばれる)を光学的な方法や映像と
して検出して識別する方法があり第1図はリードフレー
ムのインナリードの内の第1ピンをインデックスピンと
する場合に、そのインテックスピン1の先端に切りかき
2を設けたもので第2図はリートの先端部付近のリード
幅を他のものより大きくしたもので第3図はリードの先
端部付近にくほめ形状3を設けたものである。第1図の
様な場合きりかきの大きさが大きすぎればワイヤホンデ
ィングに必要な領域を確保する」二で不都合を生じ、小
さずぎれば、他のリードに少しまるみがある場合(例え
ば化学的なエツチング法でリードフレームを製作する場
合にまるみを帯びるご、とが多く、又他のり−1・にも
まるみを付ける場合にはこれができない)にU(f実な
識別が困難となる不都合を生しる。
第2図はり一ド1陥を他のリードより幅広くして識別を
する方法であるが、リードフレームの精度と識別手段の
精度から差をばつきりさせるために。
かなり幅を大きくする必要がありリード間かくを保ち、
予乾のリードを集中さ−Uる上での困難が生じる。例え
ばリード間かくがせまい場合にその付近を広くしたリー
ドの幅に見合ってリードピッチを変えることも必要にな
るし、リードの先端部を平坦にコイミングをする場合な
どこの部分のリードの広かり方が一定せず大きくなりず
ぎたりしてお互いのり一トが接触する危険につながる。
第3図の場合はボンディング領域を考慮する必要がある
ことは第1図の場合と同様でそのくぼみ3の大きさや領
域が制限される。つまり、領域はボンディング領域を避
けるため少し離れたところに設けるため、識別をするた
めの光学的方法では。
広い範囲を識別の領域とする必要かある上に、更にくほ
みの大きさが大きいとリードの加工上、プレスの場合に
リードにひずみを与えて形状維持に゛不都合を生しるな
との困ツ「が生じ、又小さずぎると識別が能率よくでき
ないという不都合を生じる。
(4)発明の目的 本発明の目的は、半導体装置や集積回路装置の組立作業
にお6Jるワイヤボンディング工程でり一ドの識別が能
率よく確実に行うことのできるリードフレームを提供す
ることにある。
(5)発明の構成 本発明者は半導体装置あるいは集積回路装置の組立工程
におりるリードフレームへのワイヤホンディングlをす
る際のリードの識別が能率よく確実に行えるリードフレ
ームにつき検討した結果。
リードの側面に識別用の突起を複数段りることによって
、識別を容易にできしかもとなりのり一トとの間かくを
一定に保つために幅方向の寸法を。
極力小さくしても識別可能とした。しかもこの識別用突
起は、インナーリードの先端付近で識別ができるように
インナーリードの先端部付近に設け。
確実に識別するために複数個の形状を1本のリードに対
して設けたリードフレームとしている。
(6)発明の実施例 第4図はリードフレームと半導体チ、ツブをワイヤポン
ドした内部リード付近を示す上面図で1本発明を説明す
る図である。
第4図のようにリードフレームと半導体チップ5を細線
6でワイヤホントするときに、最初にボンディングを行
う一定リード1から順にホンディングされていくがクー
ゲットとなるリード1に対し第5図に拡大して示す突起
4を設けた。第5図は第4図のターゲノ1−となるリー
ド先端部付近を示し本発明の詳細な説明する斜視図であ
る。図において1はクーケソI・となるリードで、リー
トの側面に3個の突出形状を設kJた。隣接のリードは
通常のリードである。複数の突起即ち凹凸は。
通常のプレス加工で設置けることができ、リード1の肉
厚が0.2 mm 、幅が0.3 +a+iの場合突起
4の高さは0.1 mm程度にすればよい。
この様なリードの形状としておけば、隣接り一トとの形
状の違いでボンディング面方向から容易に識別が可能で
ある。従来技術との比較ではインナーリートの先端部付
近を切りかいたもの(第1図)やくぼみを設置げたもの
(第3図)にくらべて、ボンディング領域に関して全く
支障がない。
又第2図のリード幅を広げたターゲットのリードの場合
はリード幅だけで他のリードと識別するのでリード幅が
他とはっきりと区別できる程度まで大きくする必要があ
り電気的障害を考慮すれば他の部分のリード間ピッチよ
りこの部分のプツチを広くするなどの考慮や拡大して識
別する場合は視野を大きくしないと識別が困難である/
という不都合にたいして1本発明の実施例の形状ではリ
ード側面への突出形状であるためTVカメラ、顕微鏡で
容易に区別が可能で更に突出形状を小さくしても識別が
可能であり、リード幅がそれほど人きくならないのでリ
ードピッチ上高密度のリード配置にも通しているし、複
数の突出形状であるため拡大して識別する場合に視野も
ボンディングエリアだりで充分であるのでそれほど広く
なくてもよい。
又、第3図のくほみを設りたものの場合にはボンデイン
クの面と(ぼめの面が異なるので光学的な焦点が合わせ
にくい欠点かあるのに対して本発明の実施例の形状にお
いては同一面で焦点が一致することも可能である。上記
実施例における突起4の形状としては1種々適用できる
もので、他の実施例として第6図のようにインナリート
の先天部付近を平坦にコイニングするリードフレームに
おいて、第7図aのように突出部をあらかしめ。
他の部分の板厚より薄くなるようにして形状を加工して
リードの先端部をコイニングGこより平坦度をだすよう
に押しつぶしたとき突出部の形状が押しつふされない板
厚としておき1次に第7図すのように先端部をコイニン
グずれは、突出部の形状か押しつぶさないので、となり
のり一トとの間隔か突出部のためにせまくなるというこ
とがない。
一方第8図aに示ずようにリート幅の広い場合のものを
コイニングする場合は他のり−1・よりも更に広いもの
となりやすいので(第8図b)、となりとのリード間隔
を極端にせまくしてしまう危険かあり半導体装置として
ごれに起因する電気的障害か起こる危険がある。尚、第
9図a、bは普通のリードをコイニングする前後の断面
形状を示している。
更に7本発明のり−1・の側面に設ける突出形状は種々
あり1例えば第10図、第11図の形状も可能である。
(7)発明の効果 以」二詳述した通り本発明では、識別対象となるインナ
ーリードの先端位置においてその側面に凹凸部を設げた
のでボンディングエリアかせまくなることはなく、その
凹凸を識別すれば、他のり−ドとの判別が可能であり、
ホンディングエリア付近だけでできる。
更に凹凸の識別であるので、形状を小さくしても容易に
判別できるので、リード間隔を考慮して。
電気的障害がない密集リードとする場合に特に有効であ
る。
【図面の簡単な説明】
第1図乃至第3図はいずれも従来のターゲットリード識
別手段を備えたリードフレームのインナーの部分上面図
、第4図は本発明の実施例になるターゲットリード識別
手段を備えたリードフレームとチップとのワイヤボンデ
ィング状態を示す上面図、第5図は第4図の部分を拡大
して示す斜視図、第6図はコイニングインナーリード部
の斜視図、第7図a、bば本発明の他の実施例になるコ
イニング前後のターゲットリードの断面図1第8図と第
9図は従来リードに対するコイニング前後のターゲット
リートの断面図、第10図および第11図はいずれも本
発明の他の実施例6.二なる識別用凹凸部を設けたター
ゲノI・リートの斜視図を示す。 図中、■はターゲットリード、4は識別用の複数の突起
、5はチップ、6は細線を示す。 革10      斗2図     $3凹$4 図 孕 5 図 、宅1  乙  pl ヰ7m    隼q口    鉢8i b          b          b千 
ブo(z3 端−If  ρJ

Claims (1)

    【特許請求の範囲】
  1. インナーリードの側面にリード識別用凹凸部を設けたこ
    とを特徴とするリードフレーム。
JP58053375A 1983-03-29 1983-03-29 リ−ドフレ−ム Pending JPS59178757A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6224655A (ja) * 1985-07-24 1987-02-02 Toshiba Corp リ−ドフレ−ム
JPS62173750A (ja) * 1986-01-28 1987-07-30 Fujitsu Ltd 半導体装置
US5808355A (en) * 1995-06-05 1998-09-15 Samsung Aerospace Industries, Ltd. Lead frame of a semiconductor device and a method for designing it

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS516056U (ja) * 1974-07-01 1976-01-17

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS516056U (ja) * 1974-07-01 1976-01-17

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6224655A (ja) * 1985-07-24 1987-02-02 Toshiba Corp リ−ドフレ−ム
JPS62173750A (ja) * 1986-01-28 1987-07-30 Fujitsu Ltd 半導体装置
US5808355A (en) * 1995-06-05 1998-09-15 Samsung Aerospace Industries, Ltd. Lead frame of a semiconductor device and a method for designing it

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