JPH0666610B2 - 差動増幅回路 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は例えばICチップ内に形成される差動増幅回路に
関するものであり、より特定的には、その出力電流のオ
フセット補償に関する。

従来の技術 第２図に示すように、差動対を構成する第1,第２トラン
ジスタ（Q₁）（Q₂）のうち、出力を取り出す方の第２の
トランジスタ（Q₂）に第１のカレントミラー回路（１）
の出力用として働く第５トランジスタ（Q₅）のコレクタ
を接続し、第１トランジスタ（Q₁）及び第２トランジス
タ（Q₂）の定電流源として第２カレントミラー回路
（２）の出力用として働く第3,第４トランジスタ（Q₃）
（Q₄）をそれぞれ接続すると共に、第1,第２カレントミ
ラー回路（１）（２）のダイオード接続構成をなす入力
用トランジスタ（Q₆）と（Q₇）を縦続に接続した形の差
動増幅回路がICチップ内に形成されることがある。尚、
同図において、（３）（４）は差動信号を入力する入力
端子であり、（５）は出力端子を示す。また、各抵抗
（R₁）〜（R₇）についてはR₁＝R₂,R₅＝R₆＝R₇となるよ
うに抵抗値が選ばれている。

また、第２図における第1,第２カレントミラー回路
（１）（２）の部分に関し、変形を加えた差動増幅回路
として第３図に示すようなものも使用されている。この
第３図の回路では、第２図の構成に更に図示のように接
続された第8,第9,第10,第11トランジスタ（Q₈）（Q₉）
（Q₁₀）（Q₁₁）及び抵抗（R₈）（R₉）が追加されてい
る。この場合、入力用トランジスタ（Q₆）はトランジス
タ（Q₈）（Q₉）を介して、また入力用トランジスタ
（Q₇）はトラジスタ（Q₁₀）（Q₁₁）を介してベース・コ
レクタ間が接続されていると考えてよい。

発明が解決しようとする課題 ところで、上記従来の回路では出力電流にオフセット電
流が流れるという欠点がある。即ち、まず第２図の場
合、各部分を流れる電流を図示のように表わした場合、
出力電流I₀は、 I₀＝I₁−（I₂−I_BN） …… また、I₁とI₂の関係は抵抗（R₃）を通る電流より、 I₁＋2I_BP＝I₂＋3I_BN I₂＝I₁＋2I_BP−3I_BN …… にを代入して、 I₀＝I₁−｛（I₁＋2I_BP−3I_BN）−I_BN｝ ＝I₁−I₁−2I_BP−3I_BN＋I_BN ＝−2I_BP＋4I_BN となり、−2I_BP＋4I_BNのオフセット電流が生じる。

一方、第３図の回路では、出力電流I₀は、 I₀＝I₁−（I₂−I_BN） …… I₁とI₂の関係は抵抗（R₃）を通る電流より、 I₁＋I_BP＝I₂＋I_BN I₂＝I₁＋I_BP−I_BN …… にを代入して、 I₀＝I₁−｛（I₁＋I_BP−I_BN）−I_BN｝ ＝I₁−I₁−I_BP＋I_BN＋I_BN ＝−I_BP＋2I_BN となり、第２図の場合に比し、少なくなっているが、−
I_BP＋2I_BNのオフセット電流が流れる。

従って、誤差が生じることになり、差動増幅回路の信頼
性を損なう。特に、エミッタ，ベース，コレクタの各領
域を順次ラテラルに配したラテラル型構造のPNPトラン
ジスタを使用した場合には、電流増幅率が低いので、I
_BPによる誤差は大きくなる。

本発明はこのような点に鑑みなされたものであって、出
力オフセット電流を生じないようにした差動増幅回路を
提供することを目的とする。

課題を解決するための手段 上記の目的を達成するため本発明では、差動対を構成す
るトランジスタのうち出力を取り出すトランジスタの出
力電極に第１カレントミラー回路の出力用トランジスタ
を接続し、前記出力を取り出すトランジスタの定電流源
として第２カレントミラー回路の出力用トランジスタを
接続し、前記第1,第２カレントミラー回路の入力用トラ
ンジスタを互いに縦続接続してなる差動増幅回路におい
て、前記第1,第２カレントミラー回路にそれぞれ出力用
トランジスタを追加し、該追加されたトランジスタの電
流に依存するオフセット補償電流を前記出力電極に結合
した構成としている。

作 用 このような構成によると、例えば上記従来例に関し述べ
たような出力に生じるオフセット電流を形成するI_BP,I
_BNはそれぞれ第1,第２カレントミラー回路に追加された
出力用トランジスタを流れる電流に依存した補償電流に
よってキャンセルされる。

実施例 本発明を実施した第１図において、第２図，第３図の従
来例と同一部分には同一符号を付して重複説明を省略す
る。本実施例では第３図の回路に、出力オフセット補償
手段を加えている。この補償手段は第１カレントミラー
回路（１）にその出力用として追加されたPNP型の第12
トランジスタ（Q₁₂）と、この第12トランジスタ（Q₁₂）
のコレクタにエミッタが接続されると共にコレクタが接
地されベースが出力端子（５）に接続されたPNP型の第1
3トランジスタ（Q₁₃）と、抵抗（R₁₀）とを備え、更に
第２カレントミラー回路（２）にその出力用として追加
されたNPN型の第14トランジスタ（Q₁₄）と該第14トラン
ジスタ（Q₁₄）のコレクタにエミッタが接続されると共
にコレクタが電源ライン（６）に接続されベースが出力
端子（５）に接続されたNPN型の第15トランジスタ
（Q₁₅）と、抵抗（R₁₁）とを備えている。

このような補償手段を有する差動増幅回路の出力電流I₀
は、 I₀＝I₁＋I_BP−2I_BN−（I₂−I_BN） …… であり、他方I₁とI₂の関係は、（R₃）を通る電流より、 I₁＋I_BP＝I₂＋I_BN …… となる。式にを代入して、 I₀＝I₁＋I_BP−2I_BN −｛（I₁＋I_BP−I_BN）−I_BN｝＝０ これより、出力オフセット電流が無くなることが分か
る。

この場合、第３図の回路で生じる出力オフセット電流−
I_BP＋2I_BNのうち、−I_BPは第12,第13トランジスタ
（Q₁₂）（Q₁₃）によってI_BPを出力端子（５）に与える
ことによってキャンセルし、2I_BNは第14,第15トランジ
スタ（Q₁₄）（Q₁₅）によって出力端子（５）から2I_BNを
引き込むことによってキャンセルしている。ここで、抵
抗（R₁₁）はR₅＝R₆＝R₇＝R₉＝Ｒ′に対し、Ｒ′／２に
選んでおくものとする。これによって、第14トランジス
タ（Q₁₄）に2I₂を流すことができる。尚、R₁₁＝Ｒ′と
し、その代りに抵抗（R₁₁）とトランジスタ（Q₁₄）（Q
₁₅）を２組設けても同じ結果が得られる。

上述の通り、第１図の実施例は第３図の回路に補償手段
を設けたものであるが、第２図の回路に補償手段を設け
る実施例も可能である。尚、その場合、−2I_BP＋4I_BNを
キャンセルしなければならないから、例えば第14,第15
トランジスタ（Q₁₄）（Q₁₅）と抵抗（R₁₁）よりなる回
路を２組並列に設け、第12,第13トランジスタ（Q₁₂）
（Q₁₃）及び抵抗（R₁₀）よりなる回路を２組並列に設け
る。ただし、抵抗（R₁₀）をR₁＝R₂＝Ｒに対しR₁₀＝Ｒ／
２に選べば、トランジスタ（Q₁₂）（Q₁₃）と抵抗
（R₁₀）からなる回路は１組設けるだけで済む。同様
に、抵抗（R₁₁）をＲ′／４に選べばトランジスタ
（Q₁₄）（Q₁₅）と抵抗（R₁₁）の回路は１組設けるだけ
でよい。

発明の効果 以上説明した通り本発明によれば、出力オフセット電流
をキャンセルする手段を設けているので、出力のオフセ
ット電流が無くなり、誤差のない信頼性の高い出力を得
ることができる。

【図面の簡単な説明】

第１図は本発明を実施した差動増幅回路を示す回路図で
ある。第２図及び第３図はそれぞれ従来例の回路図であ
る。 （１）……第１カレントミラー回路， （２）……第２カレントミラー回路， （５）……出力端子， （Q₂）……出力を取り出すトランジスタ， （Q₄）……第２カレントミラー回路の出力用トランジス
タ， （Q₅）……第１カレントミラー回路の出力用トランジス
タ， （Q₆）……第１カレントミラー回路の入力用トランジス
タ， （Q₇）……第２カレントミラー回路の入力用トランジス
タ， （Q₁₂）……第１カレントミラー回路の追加された出力
用トランジスタ， （Q₁₃）……第13トランジスタ， （Q₁₄）……第２カレントミラー回路の追加された出力
用トランジスタ， （Q₁₅）……第15トランジスタ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】差動対を構成するトランジスタのうち出力
   を取り出すトランジスタの出力電極に第１カレントミラ
   ー回路の出力用トランジスタを接続し、前記出力を取り
   出すトランジスタの定電流源として第２カレントミラー
   回路の出力用トランジスタを接続し、前記第1,第２カレ
   ントミラー回路の入力用トランジスタを互いに縦続接続
   してなる差動増幅回路において、前記第1,第２カレント
   ミラー回路にそれぞれ出力用トランジスタを追加し、該
   追加されたトランジスタの電流に依存するオフセット補
   償電流を前記出力電極に結合したことを特徴とする差動
   増幅回路。