JPH03286607A - 微小電流回路 - Google Patents
微小電流回路Info
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- JPH03286607A JPH03286607A JP2087477A JP8747790A JPH03286607A JP H03286607 A JPH03286607 A JP H03286607A JP 2087477 A JP2087477 A JP 2087477A JP 8747790 A JP8747790 A JP 8747790A JP H03286607 A JPH03286607 A JP H03286607A
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Landscapes
- Amplifiers (AREA)
- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的〕
(産業上の利用分野)
この発明は、例えば半導体集積回路の信号伝送における
オフセットキャンセル回路等の電子回路に用いられる電
流アッテネータ回路の改良に関(従来の技術) 周知のように、電子回路においては、その実装密度の向
上とコストの低減とが大きな課題となっている。このた
め、集積回路(IC)の設計に際しては、ICの周辺部
品をIC内部に内蔵することや、ICの周辺部品に安価
な部品か使えるようにする工夫がなされている。
オフセットキャンセル回路等の電子回路に用いられる電
流アッテネータ回路の改良に関(従来の技術) 周知のように、電子回路においては、その実装密度の向
上とコストの低減とが大きな課題となっている。このた
め、集積回路(IC)の設計に際しては、ICの周辺部
品をIC内部に内蔵することや、ICの周辺部品に安価
な部品か使えるようにする工夫がなされている。
オーディオ信号を扱うICの場合、信号の入力部は、回
路間の信号基準電位の差異を除くため、第3図に示すよ
うに、入力信号Vinを外付けのコンデンサC1により
AC(交流)結合している。
路間の信号基準電位の差異を除くため、第3図に示すよ
うに、入力信号Vinを外付けのコンデンサC1により
AC(交流)結合している。
このコンデンサC1により外部回路とIC内部回路との
直流電位差を吸収し、IC内では所望の基準電位V r
erになるように直流電位を再供給している。交流的に
は、人力信号Vinは、コンデンサC1をそのまま通過
していくが、厳密には、第3図に示すAC結合回路は、
コンデンサC1と抵抗R1とで決まる次のようなバイパ
ス伝達特性をもっている。
直流電位差を吸収し、IC内では所望の基準電位V r
erになるように直流電位を再供給している。交流的に
は、人力信号Vinは、コンデンサC1をそのまま通過
していくが、厳密には、第3図に示すAC結合回路は、
コンデンサC1と抵抗R1とで決まる次のようなバイパ
ス伝達特性をもっている。
H(s) = 5−C1・R1/(1+5−CL−R1
) −(1)したがって、このバイパス伝
達特性のカットオフ周波数は、 fc= 1 / 2 yr ・C1−R1−(2)とな
る。HiFi (ハイファイ)オーディオ信号として
は、信号処理全体として20Hz以上の帯域を持つ必要
があり、このためには−段当たりおよそ2Hz以下のカ
ットオフ周波数にしておく必要かある。また、このAC
結合回路の抵抗R1の値を大きくしすぎると、ICチッ
プ上での占有面積が大きくなって不経済になるばかりで
なく、バッファ11の入力電流がこの抵抗Rを流れるこ
とにより発生するオフセットが大きくなってしまう。そ
こで、抵抗R1の値は、通常30にΩ程度以下に選ばれ
る。f c−2Hz 、R1=30にΩのときのコンデ
ンサCtの容量を計算すると、上記(2)式より、 C−1/ 2 yr −fc−R1 −2,7X10−6−2.7μF ・・・(
3)となる。すなわち、第3図に示す回路をオーディオ
信号のAC結合回路として使用した場合、結合キャパシ
タであるコンデンサC1の容量値としては、2.7μF
以上が必要ということになり、高価な電解コンデンサを
使用せざるを得ないことになる。
) −(1)したがって、このバイパス伝
達特性のカットオフ周波数は、 fc= 1 / 2 yr ・C1−R1−(2)とな
る。HiFi (ハイファイ)オーディオ信号として
は、信号処理全体として20Hz以上の帯域を持つ必要
があり、このためには−段当たりおよそ2Hz以下のカ
ットオフ周波数にしておく必要かある。また、このAC
結合回路の抵抗R1の値を大きくしすぎると、ICチッ
プ上での占有面積が大きくなって不経済になるばかりで
なく、バッファ11の入力電流がこの抵抗Rを流れるこ
とにより発生するオフセットが大きくなってしまう。そ
こで、抵抗R1の値は、通常30にΩ程度以下に選ばれ
る。f c−2Hz 、R1=30にΩのときのコンデ
ンサCtの容量を計算すると、上記(2)式より、 C−1/ 2 yr −fc−R1 −2,7X10−6−2.7μF ・・・(
3)となる。すなわち、第3図に示す回路をオーディオ
信号のAC結合回路として使用した場合、結合キャパシ
タであるコンデンサC1の容量値としては、2.7μF
以上が必要ということになり、高価な電解コンデンサを
使用せざるを得ないことになる。
ところが、近年、ICの大規模化が進むにつれて、上述
したようなベースバンド信号の結合もIC内部で行なう
ようにするための開発が盛んになってきている。第4図
は、このような集積回路の一例を示している。この回路
は、出力端子12の電位を基準(接地)電位と比較し、
その差分をトランスコンダクタンス回路13とコンデン
サC2とで積分して直流検出し、入力端子14の電位を
抵抗R2,R3でレベルシフトすることにより、出力端
子12の電位を基準電位と等しくなるようにさせるフィ
ードバック制御が行なわれる。
したようなベースバンド信号の結合もIC内部で行なう
ようにするための開発が盛んになってきている。第4図
は、このような集積回路の一例を示している。この回路
は、出力端子12の電位を基準(接地)電位と比較し、
その差分をトランスコンダクタンス回路13とコンデン
サC2とで積分して直流検出し、入力端子14の電位を
抵抗R2,R3でレベルシフトすることにより、出力端
子12の電位を基準電位と等しくなるようにさせるフィ
ードバック制御が行なわれる。
演算増幅器15及び抵抗R4,R5は、レベルシフトに
伴う利得損失を増幅して補い、トータルの通過帯利得か
“1” (OdB)となるようにしている。このよう
にして、第4図に示す回路は、人力の直流電位のばらつ
きに対しては、出力端にて直流電位か一定となるように
働き、交流信号に対しては、そのまま利得OdBで伝送
するという、オフセットキャンセル回路として動作する
。
伴う利得損失を増幅して補い、トータルの通過帯利得か
“1” (OdB)となるようにしている。このよう
にして、第4図に示す回路は、人力の直流電位のばらつ
きに対しては、出力端にて直流電位か一定となるように
働き、交流信号に対しては、そのまま利得OdBで伝送
するという、オフセットキャンセル回路として動作する
。
第4図に示す回路の入力端子14から出力端子12まで
の伝達関数を計算すると、 R2−R4−Ra R3=R5=Rb とした場合、 Vout/ Vin −(S−NC2/gm) (Rb/Ra)/((S−N
C2/gm) (Rb/Ra)+11・・・(4) となる。このため、このカットオフ周波数は、fc −
(gm/ 2 yr −NC2) (Ra/Rb)
・= (5)となる。
の伝達関数を計算すると、 R2−R4−Ra R3=R5=Rb とした場合、 Vout/ Vin −(S−NC2/gm) (Rb/Ra)/((S−N
C2/gm) (Rb/Ra)+11・・・(4) となる。このため、このカットオフ周波数は、fc −
(gm/ 2 yr −NC2) (Ra/Rb)
・= (5)となる。
ここで、第4図に示す回路を完全にオンチップ上で実現
する場合、チップコストの経済性を考えると、コンデン
サC2の容量は50pF程度が上限となる。このため、
N −1,Ra /Rb −1/4としても、カットオ
フ周波数が2Hz以下の帯域を確保するためには、上記
(5)式より、g…≦ 2.5X 1O−9(s)
・・・(6)という超微小トランスコ
ンダクタンス回路13か必要となることがわかる。とこ
ろか、このようなトランスコンダクタンス回路13のg
m値は、内部の抵抗Rにて決まり、この場合、 R≧400MΩ (7)とい
う超大抵抗か必要となる。標準的なプロセスとしてシー
ト抵抗値か200Ω/口、抵抗の最小幅と最小間隔とが
共に5μmであるとすると、子の抵抗を実現するための
長さは、なんと10mとなり、ICチップ上で100m
m2もの面積を必要とすることになる。
する場合、チップコストの経済性を考えると、コンデン
サC2の容量は50pF程度が上限となる。このため、
N −1,Ra /Rb −1/4としても、カットオ
フ周波数が2Hz以下の帯域を確保するためには、上記
(5)式より、g…≦ 2.5X 1O−9(s)
・・・(6)という超微小トランスコ
ンダクタンス回路13か必要となることがわかる。とこ
ろか、このようなトランスコンダクタンス回路13のg
m値は、内部の抵抗Rにて決まり、この場合、 R≧400MΩ (7)とい
う超大抵抗か必要となる。標準的なプロセスとしてシー
ト抵抗値か200Ω/口、抵抗の最小幅と最小間隔とが
共に5μmであるとすると、子の抵抗を実現するための
長さは、なんと10mとなり、ICチップ上で100m
m2もの面積を必要とすることになる。
そこで、第4図の回路において、トランスコンダクタン
ス回路13の出力側に電流アッテネータ回路16を置き
、出力電流1 outを超微小電流に変えることが考え
られている。チップコストの経済性を考えたトランスコ
ンダクタンス回路13の内部抵抗Rの上限を100にΩ
とすると、カットオフ周波数が2Hz以下の帯域を確保
するためには、アッテネート比Nが N≧4000
・・・(8)であればよいことになる。ところが、
4000以上もの電流比を得るような回路を実現するこ
とは容易なことではなく、仮に通常のカレントミラーを
用いたとしても、何段かの縦続接続が必要となり、回路
規模の増大を招くばかりでなく、その精度も劣化する。
ス回路13の出力側に電流アッテネータ回路16を置き
、出力電流1 outを超微小電流に変えることが考え
られている。チップコストの経済性を考えたトランスコ
ンダクタンス回路13の内部抵抗Rの上限を100にΩ
とすると、カットオフ周波数が2Hz以下の帯域を確保
するためには、アッテネート比Nが N≧4000
・・・(8)であればよいことになる。ところが、
4000以上もの電流比を得るような回路を実現するこ
とは容易なことではなく、仮に通常のカレントミラーを
用いたとしても、何段かの縦続接続が必要となり、回路
規模の増大を招くばかりでなく、その精度も劣化する。
そこで、従来より、文献(IEEE JO[JRNAL
0FSQLID−8TATE CIRCυITS、
VOL 24. NoJ、 JLINE1989)にお
いて、第5図に示すような回路が紹介されている。この
回路は、電流の折り返し回路を用いることなく、バイア
ス回路で設定した電流比と等しいアッテネート比が、信
号電流に対しても得られるようにしたものである。今、
第5図の回路において、各トランジスタのベース電流は
コレクタ電流に比べて十分に小さく無視できるものとし
て回路動作を考える。
0FSQLID−8TATE CIRCυITS、
VOL 24. NoJ、 JLINE1989)にお
いて、第5図に示すような回路が紹介されている。この
回路は、電流の折り返し回路を用いることなく、バイア
ス回路で設定した電流比と等しいアッテネート比が、信
号電流に対しても得られるようにしたものである。今、
第5図の回路において、各トランジスタのベース電流は
コレクタ電流に比べて十分に小さく無視できるものとし
て回路動作を考える。
まず、トランジスタQ1のコレクタ電流をItとすると
、トランジスタQ2はトランジスタQ1とカレントミラ
ー構成になっているので、そのコレクタ電流はエミッタ
面積だけ比例増大したものとなりm2 Ifとなる
。トランジスタQ3のコレクタ電流は、トランジスタQ
l、Q2のコレクタ電流の和であるので(m2+1)I
tとなる。
、トランジスタQ2はトランジスタQ1とカレントミラ
ー構成になっているので、そのコレクタ電流はエミッタ
面積だけ比例増大したものとなりm2 Ifとなる
。トランジスタQ3のコレクタ電流は、トランジスタQ
l、Q2のコレクタ電流の和であるので(m2+1)I
tとなる。
さらに、トランジスタQ4はトランジスタQ3とカレン
トミラー構成になっているので、そのコレクタ電流はエ
ミッタ面積だけ比例増大したものとなりml (m2
+1)IIとなる。トランジスタQ5を流れる電流は
、トランジスタQ2.Q4のコレクタ電流の和であるか
ら、 m2−11+ml(m2+IH1−(ml・1112十
ml+m2)If −・(9)となる。また、抵抗R8
を流れる電流は、11+I Outである。
トミラー構成になっているので、そのコレクタ電流はエ
ミッタ面積だけ比例増大したものとなりml (m2
+1)IIとなる。トランジスタQ5を流れる電流は
、トランジスタQ2.Q4のコレクタ電流の和であるか
ら、 m2−11+ml(m2+IH1−(ml・1112十
ml+m2)If −・(9)となる。また、抵抗R8
を流れる電流は、11+I Outである。
そこで、単位NPN I−ランジスタのIs (逆方
向飽和電流)をIsNとし、単位PNPトランジスタの
IsをIsPとし、熱電圧をVt(−kT/q)とする
と、トランジスタQB、Q7の間に次の関係が成立する
。
向飽和電流)をIsNとし、単位PNPトランジスタの
IsをIsPとし、熱電圧をVt(−kT/q)とする
と、トランジスタQB、Q7の間に次の関係が成立する
。
VT・In(fin/11 ・15N)−VT ・I
n(lout/15P) + R6(IllIout)
−(IQ>また、トランジスタQ5.Q8にお
いて次の関係が成立する。
n(lout/15P) + R6(IllIout)
−(IQ>また、トランジスタQ5.Q8にお
いて次の関係が成立する。
VTInl(nローm24−ml十m2)If/15N
l=VT・111(II、AR2・15P)+R6(1
1+Iout)−(11)(10)、(11)式より両
辺を引き算すると、VT・Infljn/j? I
・(lII212+ml+m2)Ill−VT・In
(Ill 2 ・1out/目) −1
12>となり、これを整理して、 1out−if/N 1−1) 2 (IIll−m2
+IH1m2)llin −(13)となる。
l=VT・111(II、AR2・15P)+R6(1
1+Iout)−(11)(10)、(11)式より両
辺を引き算すると、VT・Infljn/j? I
・(lII212+ml+m2)Ill−VT・In
(Ill 2 ・1out/目) −1
12>となり、これを整理して、 1out−if/N 1−1) 2 (IIll−m2
+IH1m2)llin −(13)となる。
すなわち、この式は、4組のエミッタ面積の比の積で決
まる比率で信号電流をアッテネートするという機能を果
たしていることを意味している。このように、4個のカ
レントミラー回路を縦続接続した場合と同じ機能を有す
る回路が、より簡単な構成で実現できる。今、 ml −m2 =8. D l −10,472−5−
(14)とすると、 1out= (1)4000)in
−(15)となり、N−4000で上
記(8)式を満足することができる。なお、第5図にお
いて、トランジスタQ9.QIOおよび抵抗R7は、ス
タートアップ回路を構成している。
まる比率で信号電流をアッテネートするという機能を果
たしていることを意味している。このように、4個のカ
レントミラー回路を縦続接続した場合と同じ機能を有す
る回路が、より簡単な構成で実現できる。今、 ml −m2 =8. D l −10,472−5−
(14)とすると、 1out= (1)4000)in
−(15)となり、N−4000で上
記(8)式を満足することができる。なお、第5図にお
いて、トランジスタQ9.QIOおよび抵抗R7は、ス
タートアップ回路を構成している。
このように、第5図に示す電流アッテネータ回路は、比
較的簡単な構成で大きなアッテネート比か得られ、しか
もその比はトランジスタのエミツタ面積比だけで決まり
、温度や電源電圧VCCに依存しないという利点を有す
る。
較的簡単な構成で大きなアッテネート比か得られ、しか
もその比はトランジスタのエミツタ面積比だけで決まり
、温度や電源電圧VCCに依存しないという利点を有す
る。
しかしなから、第5図に示した従来の電流アッテネータ
回路では、N−4000という大きな比を得るためには
、(14)式に示すように、エミツタ面積比として5〜
10のトランジスタベアが4個も必要になり、やはり大
きなチップ面積を必要とすることになる。また、第5図
の回路例において、トランジスタQl、Q2.Q4のコ
レクタ電流比は、 1 : ti2+I : a+1(m2+1)
−= (16)であり、(14)式の例
では、 1:9ニア2 となる。このように、バイアス電流に大きな比が必要な
ため、特にトランジスタQ4のコレクタ電流として大電
流か必要になることや、トランジスタのエミッタ接地電
流増幅率(β)の低下が電流比に誤差を生じさせる原因
になること等の問題が生じる。
回路では、N−4000という大きな比を得るためには
、(14)式に示すように、エミツタ面積比として5〜
10のトランジスタベアが4個も必要になり、やはり大
きなチップ面積を必要とすることになる。また、第5図
の回路例において、トランジスタQl、Q2.Q4のコ
レクタ電流比は、 1 : ti2+I : a+1(m2+1)
−= (16)であり、(14)式の例
では、 1:9ニア2 となる。このように、バイアス電流に大きな比が必要な
ため、特にトランジスタQ4のコレクタ電流として大電
流か必要になることや、トランジスタのエミッタ接地電
流増幅率(β)の低下が電流比に誤差を生じさせる原因
になること等の問題が生じる。
(発明が解決しようとする課題)
以上のように、従来の電流アッテネータ回路では、大き
なチップ面積が必要になることや、バイアス回路に大き
な電流比が必要であること、及びトランジスタのβのば
らつきによる誤差が生じ易くなる等の種々の問題を有し
ている。
なチップ面積が必要になることや、バイアス回路に大き
な電流比が必要であること、及びトランジスタのβのば
らつきによる誤差が生じ易くなる等の種々の問題を有し
ている。
そこで、この発明は上記事情を考慮してなされたもので
、構成簡易にしてチップ面積が少なくて済み、しかも大
電流や大きな電流比等を必要としない極めて良好な電流
アッテネータ回路を提供することを目的とする。
、構成簡易にしてチップ面積が少なくて済み、しかも大
電流や大きな電流比等を必要としない極めて良好な電流
アッテネータ回路を提供することを目的とする。
[発明の構成コ
(課題を解決するための手段)
この発明に係る電流アッテネータ回路は、ベース・コレ
クタが共通接続されて電流入力端となされ、エミッタが
基準電位点に接続された第1のトランジスタと、この第
1のトランジスタと同極性でベースが電流入力端に接続
された第2のトランジスタと、この第2のトランジスタ
のエミ・ツタに基準電位に対して熱電圧に比例した電圧
を印加する電圧発生手段とを備え、第2のトランジスタ
のコレクタを電流出力端とするように構成したものであ
る。
クタが共通接続されて電流入力端となされ、エミッタが
基準電位点に接続された第1のトランジスタと、この第
1のトランジスタと同極性でベースが電流入力端に接続
された第2のトランジスタと、この第2のトランジスタ
のエミ・ツタに基準電位に対して熱電圧に比例した電圧
を印加する電圧発生手段とを備え、第2のトランジスタ
のコレクタを電流出力端とするように構成したものであ
る。
(作用)
上記のような構成によれば、電圧発生手段によってトラ
ンジスタの電圧から電流への指数変換特性を利用して、
第2のトランジスタのコレクタ電流を指数関数的に低減
させることができ、比較的小さな抵抗比及びエミツタ面
積比で大きなア・ソテネート比を得ることができ、構成
簡易にしてチップ面積が少なくて済み、しかも大電流や
大きな電流比等を必要としなくて済むものである。
ンジスタの電圧から電流への指数変換特性を利用して、
第2のトランジスタのコレクタ電流を指数関数的に低減
させることができ、比較的小さな抵抗比及びエミツタ面
積比で大きなア・ソテネート比を得ることができ、構成
簡易にしてチップ面積が少なくて済み、しかも大電流や
大きな電流比等を必要としなくて済むものである。
(実施例)
以下、この発明の一実施例について図面を参照して詳細
に説明する。第1図において、カレントミラー回路を構
成する、エミ・フタ面積比D:1の一対のNPN型のト
ランジスタQll、 Q12のうち、出力側となるト
ランジスタQllのエミッタに、熱電圧VTに比例した
電圧を発生する電圧源17を設けている。このような構
成によれば、電圧源17の出力電圧をkVT (kは
比例定数)とすると、ベース電流を無視すれば、 VTln(fin/l 15N)−k・VT+VT・
1n(lout/15N)・・・(17〉 か成立する。これを変形すると、 1in/ D IsN −e ’ (lout/15N
) −(1g)すなわち、 1out−(1/ i) e ” )lin
−(19)となる。つまり、elの部分
が指数関数となり、kの値かそれ程大きくなくても大き
な減衰比を得ることができる。しかも、このアッテネー
ト比は、第5図に示した従来の回路と同様に温度や電源
電圧VCCの変動による影響を全く受けないという利点
を維持している。
に説明する。第1図において、カレントミラー回路を構
成する、エミ・フタ面積比D:1の一対のNPN型のト
ランジスタQll、 Q12のうち、出力側となるト
ランジスタQllのエミッタに、熱電圧VTに比例した
電圧を発生する電圧源17を設けている。このような構
成によれば、電圧源17の出力電圧をkVT (kは
比例定数)とすると、ベース電流を無視すれば、 VTln(fin/l 15N)−k・VT+VT・
1n(lout/15N)・・・(17〉 か成立する。これを変形すると、 1in/ D IsN −e ’ (lout/15N
) −(1g)すなわち、 1out−(1/ i) e ” )lin
−(19)となる。つまり、elの部分
が指数関数となり、kの値かそれ程大きくなくても大き
な減衰比を得ることができる。しかも、このアッテネー
ト比は、第5図に示した従来の回路と同様に温度や電源
電圧VCCの変動による影響を全く受けないという利点
を維持している。
二こて、第2図は、熱電圧VTに比例した電圧を発生す
る電圧源17まても含めた、実際の回路例を示している
。各トランジスタのベース電流は、コレクタ電流に比べ
て十分に小さく無視できるものとして考えると、トラン
ジスタQ 13. Q 14か電流アッテネート部分
を構成し、残りの部分か電圧源17に対応している。す
なわち、電流源18゜19で表わすカレントミラー回路
により、トランジスタQ 15. Q 1Bのコレク
タ電流は等しくなるように制御される。このため、トラ
ンジスタQ15゜QIBのエミッタ面積の差によって生
した電圧vT・1n111 か抵抗R8に印加されることになり、この結果、トラン
ジスタQ 15. Q 1gに流れる電流115,1
16は、それぞれ 115−116= VT ・In rIl/ R8−(
20)で表わされる。さらに、この2つの電流115゜
116の和の電流が抵抗R9に流れることになるため、
この抵抗R9で発生する電圧V9は、V9−2(R9/
R8) ・VT−In v −(21)と
なる。ここで、トランジスタQ17を流れる電流を11
7とすると、トランジスタQ 16. Q 17に関
して、 R9(117+1out)+VT−In(117/2r
sN)= I?9(115+118)+ VT ・ I
n(JlB/15N) =−(22)が成立す
る。ここで、Iout<117であるから、117+1
out −117 と近似し、I 15−116であることを用いて変形す
ると、 VT・In(117/2116)−R9(211B−1
17) −(23)となり、これを解くと、 117奪211B ・・・〈
24〉となる。このため、抵抗RIOで発生する電圧V
IOは、(20)、 (24)式より、 VIO−2(RIO/R8) VT−In tn
−(25)となって、R9−RIOであれば、(
21)式のV9と全く等しくなる。このようにトランジ
スタQ14のエミッタには、熱電圧VTに比例した電圧
を発生させることかできる。
る電圧源17まても含めた、実際の回路例を示している
。各トランジスタのベース電流は、コレクタ電流に比べ
て十分に小さく無視できるものとして考えると、トラン
ジスタQ 13. Q 14か電流アッテネート部分
を構成し、残りの部分か電圧源17に対応している。す
なわち、電流源18゜19で表わすカレントミラー回路
により、トランジスタQ 15. Q 1Bのコレク
タ電流は等しくなるように制御される。このため、トラ
ンジスタQ15゜QIBのエミッタ面積の差によって生
した電圧vT・1n111 か抵抗R8に印加されることになり、この結果、トラン
ジスタQ 15. Q 1gに流れる電流115,1
16は、それぞれ 115−116= VT ・In rIl/ R8−(
20)で表わされる。さらに、この2つの電流115゜
116の和の電流が抵抗R9に流れることになるため、
この抵抗R9で発生する電圧V9は、V9−2(R9/
R8) ・VT−In v −(21)と
なる。ここで、トランジスタQ17を流れる電流を11
7とすると、トランジスタQ 16. Q 17に関
して、 R9(117+1out)+VT−In(117/2r
sN)= I?9(115+118)+ VT ・ I
n(JlB/15N) =−(22)が成立す
る。ここで、Iout<117であるから、117+1
out −117 と近似し、I 15−116であることを用いて変形す
ると、 VT・In(117/2116)−R9(211B−1
17) −(23)となり、これを解くと、 117奪211B ・・・〈
24〉となる。このため、抵抗RIOで発生する電圧V
IOは、(20)、 (24)式より、 VIO−2(RIO/R8) VT−In tn
−(25)となって、R9−RIOであれば、(
21)式のV9と全く等しくなる。このようにトランジ
スタQ14のエミッタには、熱電圧VTに比例した電圧
を発生させることかできる。
したがって、トランジスタQ13. Q14について
VT・ In(lin/1)lsN) = 2(RIO/R8) VT・In m+VT・I
n(lout/15N)・・・(26) が成立し、これを変形すると、 1in/ D 15N−m 2R10′R8・(lou
t/1sN) −= (27)すなわち、 loutm (1/ D m 2R”′R8)fin
−(28)となる。すなわち、この式は、トラ
ンジスタのエミッタ面積の比とその抵抗比の指数関数と
で決まる比率で信号をアッテネートするという機能を果
たしていることがわかる。今、例えば、D =1. m
−4,RIO/R8−3・(29)とすると、 1out= (1/409B)lin
−= (30)となり、(8)式を満足することが
できる。そして、(2つ)式に示した条件は、先に(1
4)式に示した条件に対してかなり小さい比で済んでお
り、大きなチップ面積を必要とすることかなくなる。な
お、第2図中トランジスタQ18. Q19及び抵抗R
11は、スタートアップ回路である。
VT・ In(lin/1)lsN) = 2(RIO/R8) VT・In m+VT・I
n(lout/15N)・・・(26) が成立し、これを変形すると、 1in/ D 15N−m 2R10′R8・(lou
t/1sN) −= (27)すなわち、 loutm (1/ D m 2R”′R8)fin
−(28)となる。すなわち、この式は、トラ
ンジスタのエミッタ面積の比とその抵抗比の指数関数と
で決まる比率で信号をアッテネートするという機能を果
たしていることがわかる。今、例えば、D =1. m
−4,RIO/R8−3・(29)とすると、 1out= (1/409B)lin
−= (30)となり、(8)式を満足することが
できる。そして、(2つ)式に示した条件は、先に(1
4)式に示した条件に対してかなり小さい比で済んでお
り、大きなチップ面積を必要とすることかなくなる。な
お、第2図中トランジスタQ18. Q19及び抵抗R
11は、スタートアップ回路である。
なお、この発明は上記実施例に限定されるものではなく
、この外その要旨を逸脱しない範囲で種々変形して実施
することかできる。
、この外その要旨を逸脱しない範囲で種々変形して実施
することかできる。
[発明の効果コ
以上詳述したようにこの発明によれば、構成簡易にして
チップ面積が少なくて済み、しかも大電流や大きな電流
比等を必要としない極めて良好な電流アッテネータ回路
を提供することができる。
チップ面積が少なくて済み、しかも大電流や大きな電流
比等を必要としない極めて良好な電流アッテネータ回路
を提供することができる。
第1図はこの発明に係る電流アッテネータ回のAC結合
を説明するためのブロック回路構成図、路を示す回路構
成図である。 11・・・バッファ、12・・・出力端子、13・・・
トランスコンダクタンス回路、14・・・入力端子、1
5・・・演算増幅器、16・・・電流アッテネータ回路
、17・・・電圧源、18.19・・・電流源。 第1図 ) C1 第 図
を説明するためのブロック回路構成図、路を示す回路構
成図である。 11・・・バッファ、12・・・出力端子、13・・・
トランスコンダクタンス回路、14・・・入力端子、1
5・・・演算増幅器、16・・・電流アッテネータ回路
、17・・・電圧源、18.19・・・電流源。 第1図 ) C1 第 図
Claims (1)
- ベース・コレクタが共通接続されて電流入力端となされ
、エミッタが基準電位点に接続された第1のトランジス
タと、この第1のトランジスタと同極性でベースが前記
電流入力端に接続された第2のトランジスタと、この第
2のトランジスタのエミッタに前記基準電位に対して熱
電圧に比例した電圧を印加する電圧発生手段とを具備し
、前記第2のトランジスタのコレクタを電流出力端とす
るように構成してなることを特徴とする電流アッテネー
タ回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2087477A JP2804152B2 (ja) | 1990-04-03 | 1990-04-03 | 微小電流回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2087477A JP2804152B2 (ja) | 1990-04-03 | 1990-04-03 | 微小電流回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH03286607A true JPH03286607A (ja) | 1991-12-17 |
JP2804152B2 JP2804152B2 (ja) | 1998-09-24 |
Family
ID=13916006
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2087477A Expired - Fee Related JP2804152B2 (ja) | 1990-04-03 | 1990-04-03 | 微小電流回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2804152B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08166429A (ja) * | 1994-12-15 | 1996-06-25 | Advantest Corp | ドライバ回路 |
JP2009055266A (ja) * | 2007-08-27 | 2009-03-12 | Sanyo Electric Co Ltd | 低コンダクタアンプ |
US8257331B2 (en) | 2007-05-30 | 2012-09-04 | Livedo Corporation | Absorbent product |
-
1990
- 1990-04-03 JP JP2087477A patent/JP2804152B2/ja not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08166429A (ja) * | 1994-12-15 | 1996-06-25 | Advantest Corp | ドライバ回路 |
US8257331B2 (en) | 2007-05-30 | 2012-09-04 | Livedo Corporation | Absorbent product |
US8545472B2 (en) | 2007-05-30 | 2013-10-01 | Livedo Corporation | Absorbent product having a middle elastic member |
JP2009055266A (ja) * | 2007-08-27 | 2009-03-12 | Sanyo Electric Co Ltd | 低コンダクタアンプ |
Also Published As
Publication number | Publication date |
---|---|
JP2804152B2 (ja) | 1998-09-24 |
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Legal Events
Date | Code | Title | Description |
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LAPS | Cancellation because of no payment of annual fees |