JP2680748B2 - 結合容量回路 - Google Patents
結合容量回路Info
- Publication number
- JP2680748B2 JP2680748B2 JP15898091A JP15898091A JP2680748B2 JP 2680748 B2 JP2680748 B2 JP 2680748B2 JP 15898091 A JP15898091 A JP 15898091A JP 15898091 A JP15898091 A JP 15898091A JP 2680748 B2 JP2680748 B2 JP 2680748B2
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- Japan
- Prior art keywords
- input
- transistor
- coupling capacitance
- output
- amplifier circuit
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Description
【0001】
【産業上の利用分野】この発明は結合容量回路に関し、
特にたとえばIC(集積回路)内において入力端子と出
力端子との間に比較的大きな等価的結合容量を得る、新
規な結合容量回路に関する。
特にたとえばIC(集積回路)内において入力端子と出
力端子との間に比較的大きな等価的結合容量を得る、新
規な結合容量回路に関する。
【0002】
【従来の技術】従来のICにおいて、周波数帯域が高い
場合には小容量のものでよいので結合容量を内蔵するこ
とが行われていた。
場合には小容量のものでよいので結合容量を内蔵するこ
とが行われていた。
【0003】
【発明が解決しようとする課題】ところが、信号の周波
数帯域が低い場合には、大容量の結合容量が必要となる
ので、コストの点で結合容量をICに内蔵することはで
きなかった。それゆえに、この発明の主たる目的は、I
C内に比較的大きな結合容量を形成することができる、
結合容量回路を提供することである。
数帯域が低い場合には、大容量の結合容量が必要となる
ので、コストの点で結合容量をICに内蔵することはで
きなかった。それゆえに、この発明の主たる目的は、I
C内に比較的大きな結合容量を形成することができる、
結合容量回路を提供することである。
【0004】
【課題を解決するための手段】この発明は、入力端子と
出力端子との間に等価的な結合容量を形成する結合容量
回路であって、コンデンサを介して入力端子に接続され
た反転入力と出力端子に接続された非反転入力とを含む
第1の負帰還増幅回路、第1の抵抗を介して第1の負帰
還増幅回路の反転入力に接続されかつ第1の負帰還増幅
回路の出力を受ける第1入力と出力端子に接続された第
2入力とを含む差動増幅回路、および負荷抵抗を介して
差動増幅回路の出力に応じた入力を受ける非反転入力と
第2の抵抗を介して出力端子に接続された反転入力とを
含み、その出力が第1の負帰還増幅回路の非反転入力に
与えられる第2の負帰還増幅回路を備える、結合容量回
路である。
出力端子との間に等価的な結合容量を形成する結合容量
回路であって、コンデンサを介して入力端子に接続され
た反転入力と出力端子に接続された非反転入力とを含む
第1の負帰還増幅回路、第1の抵抗を介して第1の負帰
還増幅回路の反転入力に接続されかつ第1の負帰還増幅
回路の出力を受ける第1入力と出力端子に接続された第
2入力とを含む差動増幅回路、および負荷抵抗を介して
差動増幅回路の出力に応じた入力を受ける非反転入力と
第2の抵抗を介して出力端子に接続された反転入力とを
含み、その出力が第1の負帰還増幅回路の非反転入力に
与えられる第2の負帰還増幅回路を備える、結合容量回
路である。
【0005】
【作用】入力端子と出力端子との間にはコンデンサと第
1の抵抗とに依存する等価結合容量が形成される。
1の抵抗とに依存する等価結合容量が形成される。
【0006】
【発明の効果】この発明によれば、IC内において比較
的大きな等価結合容量が得られる。この発明の上述の目
的,その他の目的,特徴および利点は、図面を参照して
行う以下の実施例の詳細な説明から一層明らかとなろ
う。
的大きな等価結合容量が得られる。この発明の上述の目
的,その他の目的,特徴および利点は、図面を参照して
行う以下の実施例の詳細な説明から一層明らかとなろ
う。
【0007】
【実施例】図1を参照して、この実施例の結合容量回路
10は、負帰還増幅回路12および14ならびに差動増
幅回路16を含み、入力端子18から入力信号ei が与
えられる。入力信号ei は、コンデンサCを介して、負
帰還増幅回路12の反転入力となるトランジスタQ1の
ベースに入力される。トランジスタQ1はトランジスタ
Q2とともに差動対20を構成し、トランジスタQ2の
ベースが非反転入力となり、トランジスタQ2には出力
端子22に出力される出力信号eo が入力される。差動
対20すなわち負帰還増幅回路12の出力は、トランジ
スタQ1およびトランジスタQ3を経て、信号eA とし
て出力される。トランジスタQ1のベースとトランジス
タQ3のエミッタとの間には、帰還抵抗Rが介挿され
る。
10は、負帰還増幅回路12および14ならびに差動増
幅回路16を含み、入力端子18から入力信号ei が与
えられる。入力信号ei は、コンデンサCを介して、負
帰還増幅回路12の反転入力となるトランジスタQ1の
ベースに入力される。トランジスタQ1はトランジスタ
Q2とともに差動対20を構成し、トランジスタQ2の
ベースが非反転入力となり、トランジスタQ2には出力
端子22に出力される出力信号eo が入力される。差動
対20すなわち負帰還増幅回路12の出力は、トランジ
スタQ1およびトランジスタQ3を経て、信号eA とし
て出力される。トランジスタQ1のベースとトランジス
タQ3のエミッタとの間には、帰還抵抗Rが介挿され
る。
【0008】したがって、帰還抵抗Rを介して差動増幅
回路16の一方入力となるトランジスタQ4のベースに
信号eA が与えられ、このトランジスタQ4とともに差
動対24を構成するトランジスタQ5のベース(他方入
力)が出力端子22に接続される。トランジスタQ4お
よびQ5のエミッタには、それぞれ微分抵抗re が形成
される。
回路16の一方入力となるトランジスタQ4のベースに
信号eA が与えられ、このトランジスタQ4とともに差
動対24を構成するトランジスタQ5のベース(他方入
力)が出力端子22に接続される。トランジスタQ4お
よびQ5のエミッタには、それぞれ微分抵抗re が形成
される。
【0009】そして、トランジスタQ5のコレクタから
の出力電流が、負荷抵抗R L を介してバイアス電源(直
流電圧源)V x に流れることにより、トランジスタQ6
のベースに帰還される。トランジスタQ7のベースはバ
イアス電源V x に接続される。トランジスタQ6の出力
は抵抗R1を介して負帰還増幅回路14の反転入力であ
るトランジスタQ8のベースに入力される。また、トラ
ンジスタQ7の出力は、トランジスタQ8とともに差動
対26を構成するトランジスタQ9のベースすなわち非
反転入力に与えられる。差動対26すなわち負帰還増幅
回路14の出力が、トランジスタQ8のコレクタからト
ランジスタQ10のエミッタに出力され、トランジスタ
Q10のエミッタとトランジスタQ8のベースとの間に
は、帰還抵抗R2が介挿される。また、トランジスタQ
10のエミッタは出力端子22に接続される。
の出力電流が、負荷抵抗R L を介してバイアス電源(直
流電圧源)V x に流れることにより、トランジスタQ6
のベースに帰還される。トランジスタQ7のベースはバ
イアス電源V x に接続される。トランジスタQ6の出力
は抵抗R1を介して負帰還増幅回路14の反転入力であ
るトランジスタQ8のベースに入力される。また、トラ
ンジスタQ7の出力は、トランジスタQ8とともに差動
対26を構成するトランジスタQ9のベースすなわち非
反転入力に与えられる。差動対26すなわち負帰還増幅
回路14の出力が、トランジスタQ8のコレクタからト
ランジスタQ10のエミッタに出力され、トランジスタ
Q10のエミッタとトランジスタQ8のベースとの間に
は、帰還抵抗R2が介挿される。また、トランジスタQ
10のエミッタは出力端子22に接続される。
【0010】なお、図1の容量結合回路10において、
28,30,32,34,36,38,40,42,4
4,46,48および50は定電流源(直流電流源)で
あり、定電流源40には定電流2I0 が流れ、定電流源
50には定電流I0 が流れる。図1の結合容量回路10
において、入力信号ei は、コンデンサCを介してトラ
ンジスタQ1のベースに入力され、トランジスタQ2の
ベースには、出力信号eo が入力されるので、トランジ
スタQ3のエミッタに表れる信号eA は、数1で表され
る。
28,30,32,34,36,38,40,42,4
4,46,48および50は定電流源(直流電流源)で
あり、定電流源40には定電流2I0 が流れ、定電流源
50には定電流I0 が流れる。図1の結合容量回路10
において、入力信号ei は、コンデンサCを介してトラ
ンジスタQ1のベースに入力され、トランジスタQ2の
ベースには、出力信号eo が入力されるので、トランジ
スタQ3のエミッタに表れる信号eA は、数1で表され
る。
【0011】
【数1】
【0012】そして、信号eA は、トランジスタQ4の
ベースに入力され、トランジスタQ5のベースには出力
信号eo が入力される。信号eA および出力信号eo に
基づくトランジスタQ5のコレクタからの差分信号は、
トランジスタQ6のベースに帰還される。このとき、負
荷抵抗RL に流れる電流iは、数2で表される。
ベースに入力され、トランジスタQ5のベースには出力
信号eo が入力される。信号eA および出力信号eo に
基づくトランジスタQ5のコレクタからの差分信号は、
トランジスタQ6のベースに帰還される。このとき、負
荷抵抗RL に流れる電流iは、数2で表される。
【0013】
【数2】
【0014】トランジスタQ6のベース信号は負帰還増
幅回路14の入力信号であり、トランジスタQ10のエ
ミッタに表れる信号は上述の出力信号eo であるので、
トランジスタQ6のベース信号は−eo で表される(た
だし、R1=R2とする。)。したがって、電流iは数
3で表すことができる。
幅回路14の入力信号であり、トランジスタQ10のエ
ミッタに表れる信号は上述の出力信号eo であるので、
トランジスタQ6のベース信号は−eo で表される(た
だし、R1=R2とする。)。したがって、電流iは数
3で表すことができる。
【0015】
【数3】
【0016】したがって、数2と数3より数4のような
結果が得られる。
結果が得られる。
【0017】
【数4】
【0018】ここで、図2に示す容量性回路の伝達特性
式は数5で表される。
式は数5で表される。
【0019】
【数5】
【0020】数4の結果と数5とを比較すると、両式は
一致する。したがって、結合容量回路10による出力信
号eo は、等価的に、容量特性を示す。なお、結合容量
回路10によって得られた等価結合容量Ceqは、数6で
表される。
一致する。したがって、結合容量回路10による出力信
号eo は、等価的に、容量特性を示す。なお、結合容量
回路10によって得られた等価結合容量Ceqは、数6で
表される。
【0021】
【数6】
【0022】数6においてコンデンサCおよび抵抗Rは
固定されている。したがって、数6において(RI0 /
52)>1となるように電流I0を設定すれば等価結合
容量CeqはコンデンサCの容量よりも大きくすることが
でき、さらに電流I0 を大きくしていくと、それに比例
して等価結合容量Ceqを増大できる。したがって、この
結合容量回路10において、電流I0 によって等価結合
容量Ceqを所望の値に設定できるので、比較的大容量の
結合容量をICに内蔵することができる。
固定されている。したがって、数6において(RI0 /
52)>1となるように電流I0を設定すれば等価結合
容量CeqはコンデンサCの容量よりも大きくすることが
でき、さらに電流I0 を大きくしていくと、それに比例
して等価結合容量Ceqを増大できる。したがって、この
結合容量回路10において、電流I0 によって等価結合
容量Ceqを所望の値に設定できるので、比較的大容量の
結合容量をICに内蔵することができる。
【図1】この発明の一実施例を示す回路図である。
【図2】この実施例と等価な容量性回路を示す回路図で
ある。
ある。
10 …容量結合回路 12,14 …負帰還増幅回路 16 …差動増幅回路 18 …入力端子 20,24,26 …差動対 22 …出力端子 28〜50 …定電流源
Claims (1)
- 【請求項1】入力端子と出力端子との間に等価的な結合
容量を形成する結合容量回路であって、 コンデンサを介して前記入力端子に接続された反転入力
と前記出力端子に接続された非反転入力とを含む第1の
負帰還増幅回路、 第1の抵抗を介して前記第1の負帰還増幅回路の前記反
転入力に接続されかつ前記第1の負帰還増幅回路の出力
を受ける第1入力と前記出力端子に接続された第2入力
とを含む差動増幅回路、および負荷抵抗を介して前記差
動増幅回路の出力に応じた入力を受ける非反転入力と第
2の抵抗を介して前記出力端子に接続された反転入力と
を含み、その出力が前記第1の負帰還増幅回路の前記非
反転入力に与えられる第2の負帰還増幅回路を備える、
結合容量回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15898091A JP2680748B2 (ja) | 1991-06-28 | 1991-06-28 | 結合容量回路 |
EP92110802A EP0521404B1 (en) | 1991-06-28 | 1992-06-26 | Capacitive circuit |
DE69215281T DE69215281T2 (de) | 1991-06-28 | 1992-06-26 | Kapazitive Schaltung |
CA002072436A CA2072436C (en) | 1991-06-28 | 1992-06-26 | Capacitive circuit |
US07/904,066 US5315399A (en) | 1991-06-28 | 1992-06-26 | Capacitive circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15898091A JP2680748B2 (ja) | 1991-06-28 | 1991-06-28 | 結合容量回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0514122A JPH0514122A (ja) | 1993-01-22 |
JP2680748B2 true JP2680748B2 (ja) | 1997-11-19 |
Family
ID=15683586
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15898091A Expired - Lifetime JP2680748B2 (ja) | 1991-06-28 | 1991-06-28 | 結合容量回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2680748B2 (ja) |
-
1991
- 1991-06-28 JP JP15898091A patent/JP2680748B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH0514122A (ja) | 1993-01-22 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970701 |
|
EXPY | Cancellation because of completion of term |