JPH0753299Y2

JPH0753299Y2 - 電力増幅回路

Info

Publication number: JPH0753299Y2
Application number: JP5896988U
Authority: JP
Inventors: 正樹辰巳
Original assignee: 関西日本電気株式会社
Priority date: 1988-04-30
Filing date: 1988-04-30
Publication date: 1995-12-06
Anticipated expiration: 2003-04-30
Also published as: JPH01162923U

Description

【考案の詳細な説明】産業上の利用分野本考案は電力増幅器に関し、特にBTL（Baranced Trance
fOrmer−less）方式の電力増幅回路に関する。

従来の技術第４図に示すのは、従来一般的に用いられるBTL方式の
電力増幅器の一例である。

Amp2は非反転増幅器。また、Amp3は反転増幅器として用
いられており、Amp2の出力を抵抗Ra,Rbで分圧して結合
コンデンサCNF3を介して、Amp3に入力することにより、
正転，反転の出力を得る。

入力信号は、Amp2の非反転入力端子11に印加され、反転
入力端子は、抵抗Rf2を介して、出力端子13に接続され
ると共に、抵抗Rs2,帰還端子12、コンデンサCNF2を介し
て接地されている。また、Amp3の非反転入力は交流的に
接地されており、反転入力端子は、抵抗Rf3を介して出
力端子14に接続されると共に、抵抗Rs3を介して端子16
に接続されている。また負荷抵抗RLはAmp2の出力端子13
とAmp3の出力端子14の間に接続されており、Amp2及びAm
p3には、出力電力の拡大を図る為、ブート・ストラップ
・コンデンサCB2,CB3が接続されている。

Amp2は、抵抗Rf2,Rs2で負帰還がかけられている為、そ
の電圧利得Av2は、で得られる。

また、Amp3は、Amp2の出力を抵抗Ra,Rbで分圧した電圧
を入力とし、抵抗Rf3,Rs3で負帰還をかけられているの
で、その電圧利Av3は、で与えられる。

ここで、各定数は同振幅の正転及び正転出力を得る為
に、Av2＝−Av3となるように定められると共に、回路の
対称性より、抵抗Rs2＝抵抗Rs3,抵抗Rf2＝抵抗Rf3と設
定するのが一般的である。

また、Amp2とAmp3は通常同じ回路方式の増幅器が用いら
れ第５図にその増幅器の一例を示す。

初段増幅器は、トランジスタQ51,Q52,定電流源I51より
なる差動増幅器で構成され、トランジスタQ51のベース
は電源端子21に加えられた電圧を抵抗R51,R52で分圧し
た電圧でバイアスされており、非反転入力端子23に接続
されている。

差動増幅器の出力は、トランジスタQ52の負荷であるト
ランジスタQ53に現れ、ミラー構成されたトランジスタQ
54に加えられ、その負荷抵抗R53に現れる信号を駆動ト
ランジスタQ58を通して、トランジスタQ59〜Q62より成
るシングルエンデッド・プッシュプル回路に加えられ、
出力端子25より出力される。

また、トランジスタQ58のコレクタは、トランジスタQ55
〜Q57と定電流源I52を介してブート・ストラップ端子26
に接続されており、トランジスタQ55〜Q57の両端には、
相補トランジスタ構成Q59−Q60,Q61−Q62のベース相当
端子が接続されており、トランジスタQ60のエミッタと
トランジスタQ61のエミッタ及び、トランジスタQ62のコ
レクタは共通接続され、出力端子25に接続されている。
トランジスタQ59のコレクタは、ブート・ストラップ端
子26に接続されており、ブート・ストラップ端子26は抵
抗R54を介して電源端子21に接続されると共にコンデン
サC51を介して出力端子25に接続されている。またトラ
ンジスタQ52ベースは、反転入力端子24に接続されてい
る。

非反転入力端子23と反転入力端子24に加えられた信号
は、トランジスタQ51,Q52,定電流I51で構成する差動増
幅器で増幅された後、トランジスタQ54を通して駆動ト
ランジスタQ58で増幅した後、トランジスタQ59〜Q62よ
り成るシングルエンデッド・プッシュプル回路を通して
出力端子25に出力される。出力端子25の直流電圧、すな
わち出力電圧は、出力より反転入力端子24へ直流的に、
Amp2はRf2,Amp3はRf3によって全帰還がかけられている
為、トランジスタQ51のベースバイアス電圧とほぼ等し
くなる。通常、出力電圧は電源電圧損失が少ない上下対
称な出力振幅を得る為に、抵抗R51と抵抗R52を等しく
し、電源電圧の1/2に設定している。

また、出力波のクロス・オーバー歪を抑制する為に、出
力トランジスタQ60,Q62に流すアイドリング電流は、定
電流源I52がダイオード接続しているトランジスタQ55〜
Q57に流れた時に生ずる電圧とトランジスタQ59,Q60,Q61
に電流が流れた時に生ずる各トランジスタのベース・エ
ミッタ順方向電圧の和、すなわち、VBE Q59＋VBEQ60＋V
BE Q61が等しくなるような電流が流れる。ここで、VBE
Q59はトランジスタQ59のベース・エミッタ順方向電圧,V
BE Q60はトランジスタQ60のベース・エミッタ順方向電
圧である。

また、コンデンサC51と抵抗R54で、構成する回路は一般
的にブート・ストラップ回路と呼ばれており、トランジ
スタ59コレクタ電位は、電源電圧より抵抗R54の電圧降
下分だけ低く、入力信号印加時は出力端子25と同振幅に
振られる。

従って下側相補トランジスタQ61−Q62導通時には、電源
電圧より抵抗R54を通してコンデンサC51は充電され、上
側相補トランジスタQ59−Q60導通時には、トランジスタ
Q59の駆動電流を供給するので、トランジスタQ60は飽和
領域まで動作させることができ、出力電力の拡大が図れ
る。

考案が解決しようとする課題上述した従来のBTL方式の電力増幅器は、第４図に示す
ように増幅回路を２つ必要とする為、回路を構成する素
子数が多く、また、コンデンサもフィード・バックコン
デンサCNF2,CNF3及び、ブート・ストラップコンデンサC
B2,CB3が必要となる。従って、IC化したとしても、チッ
プサイズが大きくなること、コンデンサはチップ内への
取り込みが困難な為、外付けとなることより、コストの
低減化，回路の占有面積の縮小化を行いにくいという欠
点を有する。

そこで本考案の目的は、回路の簡素化を図り、外付けコ
ンデンサの削減を行い、コストの低減，回路占有面積の
縮小化を図ることにある。

課題を解決するための手段本考案は、入力端子と負帰還端子を有するダブルエンド
差動増幅器より構成する第１の増幅器と、その出力をそ
れぞれ増幅する上側がNPN型、下側がPNP型のトランジス
タより構成される２つのシングルエンデッド・ブッシュ
プル回路それぞれのエミッタ共通接続点間を直流的に結
合してなるドライバー回路と、前記ドライバー回路の各
シングルエンデッド・ブッシュプル回路それぞれに対し
て配され、前記NPN型及びPNP型トランジスタのコレクタ
電流をそれぞれ増幅するミラー構成されたPNP型及びNPN
型トランジスタをPNP型を上側に、NPN型を下側にシング
ルエンデッド・ブッシュプル構成した出力段とを特徴と
する電力増幅回路とすることにより、入力信号の正転及
び反転出力を得て、前記目的を達成して電力増幅回路を
得るものである。

作用本考案によれば、出力段シングルエンデッド・プッシュ
プル回路の上側をPNP型，下側をNPN型としたので、それ
ぞれのエミッタは電源又は接地ラインに接続されてい
る。そこで各トランジスタのエミッタに対するベース電
位を十分ONさせることができる電位とすることができ、
従来の様にブート・ストラップ回路を利用しなくても、
出力トランジスタが飽和するのに十分な電流を出力トラ
ンジスタのベースに供給することができ、ブート・スト
ラップ回路を利用した従来方式の増幅器と同等の出力電
力を得ることができる。

また、ドライバー回路を構成する２組のシングルエンデ
ッド・プッシュプル回路のNPN型及びPNP型トランジスタ
のコレクタ電流をそれぞれ増幅するミラー構成された上
側がPNP型下側がNPN型でシングルエンデッド・プッシュ
プル構成した出力段を２組備えるため、フィードバック
抵抗や結合コンデンサが少なくなり、フィード・バック
コンデンサも１つで電力増幅回路を構成することができ
る。

実施例次に本考案について図面を参照して説明する。

第１図は、本考案の概念をブロック図を用いて表したも
のである。

Amp1は、正転出力端子３及び反転出力端子４の２出力を
持つダブルエンド増幅器で、入力信号は非反転入力端子
１に印加され、反転入力は抵抗Rf1を介して正転出力端
子３に接続されると共に、抵抗Rs1,負帰還端子2,コンデ
ンサCNF1を介して接地されている。負荷抵抗RLは、正転
出力端子３と反転出力端子４の間に挿入され、電圧利得
AV1は、で与えられる。

次に、第２図に示す本考案の一実施例を参照して本考案
を更に詳細に説明する。なお簡単の為、トランジスタの
エミッタパターンサイズは全て同一と仮定する。初段差
動増幅器は、トランジスタQ1,Q2,定電流源I₁より構成さ
れ、トランジスタQ1のベースは電源端子５に加えられた
電圧を抵抗R1,R2で分圧した電圧でバイアスされてい
る。差動増幅器の出力はトランジスタQ1の負荷であるト
ランジスタQ4及びトランジスタQ2の負荷であるトランジ
スタQ5に現われる。トランジスタQ4に表われた信号はミ
ラー構成されたトランジスタQ3、またトランジスタQ5に
表われた信号は、ミラー構成されたトランジスタQ6を通
してトランジスタQ7〜Q14,抵抗R5,R6で構成されるドラ
イバー回路へ伝達される。尚、ダブルエンド型の差動増
幅器（トランジスタQ1,Q2,定電源11を有する）を含む第
１の増幅器Ｉが入力部を形成する。さて、トランジスタ
Q3の出力信号は、トランジスタQ9−Q10で構成されるシ
ングルエンデッド・プッシュプル回路SEPPIaにまた、ト
ランジスタQ6の出力信号は、トランジスタQ11−Q12で構
成されるシングルエンデッド・プッシュプル回路SEPPIb
に加えられる。トランジスタQ9のエミッタとトランジス
タQ10のエミッタは共通接続され、抵抗R5,R6を介して、
トランジスタQ11のエミッタとトランジスタQ12のエミッ
タの接続点へ接続されている。更に、トランジスタQ3の
コレクタはダイオード接続されたトランジスタQ7,Q8を
通り、トランジスタQ15,抵抗R3を通して接地されてお
り、ダイオード接続させたトランジスタQ7,Q8の両端に
は相補トランジスタQ9,Q10のベースが接続されている。
同様にトランジスタQ6のコレクタは、ダイオード接続さ
せたトランジスタQ13,Q14を通り、トランジスタQ16,抵
抗R4を通して接地とれており、ダイオード接続されたト
ランジスタQ13,Q14の両端には相補トランジスタQ11,Q12
のベースが接続されている。

ドライバー回路SEPPIaで増幅された出力はミラー構成さ
れたPNP型トランジスタQ21,Q22及びNPN型トランジスタQ
23,Q24に与えられ、同様にドライバー回路SEPPIbで増幅
された出力は、ミラー構成されたPNP型トランジスタQ2
5,Q26及びNPN型トランジスタQ27,Q28に加えられる。

トランジスタQ22のコレクタとトランジスタQ24のコレク
タは共通接続され出力端子３に接続され、同様にトラン
ジスタQ25のコレクタとトランジスタQ27のコレクタは共
通接続され出力端子４に接続されている。トランジスタ
Q2のベースはて抵抗R9を通して出力端子３に接続される
と共に、抵抗R10,コンデンサC1を介して接地されてい
る。また、負荷抵抗RLは、出力端子３と出力端子４の間
に接続されている。

トランジスタQ17,Q18及び定電流源12で構成される差動
増幅器は、第２の増幅器IIを形成する回路で、前述ドラ
イバー回路の動作点を決める為の回路で、トランジスタ
Q18ベースは電源電圧を抵抗R7と抵抗R8で分圧した電圧
でバイアスされておりトランジスタQ17のベースは、前
記ドライバー回路の抵抗R5とR6の接続点に接続されてお
り、その差動増幅器の出力は、トランジスQ18のコレク
タとトラジスタQ20のコレクタの共通接続点より出力さ
れており、前記ドライバー回路の動作点を決めるトラン
ジスタQ15,Q16のベースへ加えられている。

入力端子１に加えられた信号は、トランジスタQ1,Q2の
差動増幅器で増幅された後、ミラー構成されたトランジ
スタQ3,Q6を通して、トランジスタQ7〜Q14,抵抗R5,R6で
構成されるドライバー回路に加えられ増幅した後、トラ
ンジスタQ22,Q24より成るシングルエンデッド・プッシ
ュプル回路を通して出力端子３に出力されると共に、そ
の反転信号がトランジスタQ25,Q27より成るシングルエ
ンデッド・プッシュプル回路により出力端子４へ出力さ
れる。

また、クロスオーバー歪みを抑制する為に出力トランジ
スタに流すアイドリング電流は次のようにして定める。
初段差動増幅器の定電流I1は、無信号時トランジスタQ
1,Q2に1/2I1ずつ流れ、トランジスタQ4,Q5にも1/2I1ず
つ流れる。トランジスタQ4,Q5とそれぞれカレント・ミ
ラーを構成するトランジスタQ3,Q6にも1/2I1が流れ、そ
れぞれ、ダイオード接続したトランジスタQ7,Q8及びQ1
3,Q14へ流れる。しかもダイオード接続したトランジス
タQ7,Q8とトランジスタQ9,Q10の組合せ及びダイオード
接続したトランジスタQ13,Q14とトランジスタQ11,Q12の
組合せにおいて各ダイオードを流れる電流による降下電
圧と各トランジスタのベース・エミッタ順方向電圧の和
が等しくなりトランジスタQ9,Q10及びトランジスタQ11,
Q12にも1/2I1が流れる。

従って、トランジスタQ9,Q10のコレクタに接続されるト
ランジスタQ21,Q23にも1/2I1が流れ、トランジスタQ21,
Q23とカレント・ミラーを構成する出力トランジスタQ2
2,Q24にも1/2I1が流れる。同様にトランジスタQ11,Q12
のコレクタに接続されているトランジスタQ26,Q28にも1
/2I1が流れ、トランジスタQ26,Q28とカレント・ミラー
を構成する出力トランジスタQ25,Q27にも1/2I1が流れ
る。これがアイドリング電流となる。

また、出力端子３の電圧は従来例で説明したのと同様に
出力端子３から初段増幅器トランジスタQ2のベースへ抵
抗R9により直流的に全帰還がかかっているので、トラン
ジスタQ1のベースバイアス電圧とほぼ等しくなり、回路
の対称性より出力端子４の電圧もトランジスタQ1のベー
スバイアス電圧とほぼ等しくなる。

本実施例の場合、抵R1とR2の値を等しくし、出力端子３
及び４の電圧を1/2Vccに設定している。なぜなら、電源
電圧損失の少ない上下対称な大出力が得られるからであ
る。

更に、ドライバー回路の抵抗R5,R6の接続点はトランジ
スタQ17−Q20,抵抗R7,R8より成るバイアス回路により、
トランジスタQ18のベース電位とほぼ等しくなってお
り、本実施例の場合ダイナミックレンジを大きくする
為、抵抗R7と抵抗R8の値を等しく1/2Vccにしてある。な
お、上記の説明において説明を簡単にするためトランジ
スタQ22,Q25,Q27は他のトランジスタと同一なものとし
て、説明したが、通常大きなトランジスタが用いられ、
その電流はミラー比に応じつ大きくなっている。

第３図は本考案の他の実施例であり、第２図の実施例と
同一のものは同一符号を用いており、異なる点はトラン
ジスタQ4,Q5及びトランジスタQ21,Q23,Q26,Q28のエミッ
タに抵抗R11,R12,R13,R14,R17,R18を挿入し、電流増幅
率を上げており、また出力トランジスタのベース電流供
給の為、トランジスタQ29,Q30,Q31,Q32及び電流制限抵
抗R15,R16,R19,R20を追加し、電流増幅としての能力向
上を図っている点である。その他の動作原理等は第２図
の実施例と同じである。

考案の効果本考案を実施すれば、従来ブートストラップ回路を用い
てBTL方式としていた電力増幅回路を、ブートストラッ
プ回路を用いずにしかも素子数低減を図ることができる
ので、IC或いはLSI化する場合に、チップの著しい縮小
化、回路の簡素化が図れ、電力増幅回路を応用する各種
電子機器の高信頼性化に大きく貢献できる。

【図面の簡単な説明】

第１図は本考案の概念を表したブロック図、第２図は本
考案の詳細な実施例回路図、第３図は本考案の他の実施
例回路図を示す。また第４図は従来方法のブロック図
で、第５図は第４図のブロック図の一例の増幅回路図を
示す。 Q1〜Q32 Q51〜Q62……トランジスタ、R1〜R20 R51〜R54
……抵抗、Rf1,Rf2,Rf3,Rs1,Rs2,Rs3,Ra,Rb……抵抗、C
NF,CNF2,CNF3,CB2,CB3……コンデンサ、RL……負荷、Am
p1,Amp2,Amp3……増幅回路、Ｉ……第１の増幅器、II…
…第２の増幅器、SEPPIa,b……シングルエンデッド・プ
ッシュプル回路（ドライバー回路）、SEPPII……シング
ルエンデッド・プッシュプル回路（出力段）。

Claims

【実用新案登録請求の範囲】

【請求項１】入力端子と負帰還端子を有するダブルエン
ド差動増幅器より構成する第１の増幅器と、その出力をそれぞれ増幅する上側がNPN型、下側がPNP型
のトランジスタより構成される２つのシングルエンデッ
ド・ブッシュプル回路それぞれのエミッタ共通接続点間
を直流的に結合してなるドライバー回路と、前記ドライバー回路の各シングルエンデッド・ブッシュ
プル回路それぞれに対して配され、前記NPN型及びPNP型
トランジスタのコレクタ電流をそれぞれ増幅するミラー
構成されたPNP型及びNPN型トランジスタをPNP型を上側
に、NPN型を下側にシングルエンデッド・ブッシュプル
構成した出力段とを特徴とする電力増幅回路。