JPH0363245B2 - - Google Patents
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- Publication number
- JPH0363245B2 JPH0363245B2 JP56040322A JP4032281A JPH0363245B2 JP H0363245 B2 JPH0363245 B2 JP H0363245B2 JP 56040322 A JP56040322 A JP 56040322A JP 4032281 A JP4032281 A JP 4032281A JP H0363245 B2 JPH0363245 B2 JP H0363245B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- current
- base
- bias voltage
- circuit
- Prior art date
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- Expired - Lifetime
Links
- 230000003321 amplification Effects 0.000 description 4
- 238000003199 nucleic acid amplification method Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000003503 early effect Effects 0.000 description 1
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- 239000004065 semiconductor Substances 0.000 description 1
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- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
この発明は、トランジスタで構成された負帰還
型増幅器に関する。
型増幅器に関する。
この発明の目的は、入力オフセツト電流を無く
するとともに、低雑音の負帰還型増幅器を提供す
ることにある。
するとともに、低雑音の負帰還型増幅器を提供す
ることにある。
この発明の基本的特徴によれば、負帰還型増幅
器を構成する入力段差動トランジスタ増幅回路に
差動対トランジスタのベース電流を吸収する定電
流回路が設けられる。
器を構成する入力段差動トランジスタ増幅回路に
差動対トランジスタのベース電流を吸収する定電
流回路が設けられる。
以下、この発明を実施例とともに詳細に説明す
る。
る。
図面は、この発明の一実施例を示す回路図であ
る。同図において、特に限定されないが、一点鎖
線で囲まれた回路素子は、周知の半導体製造方法
によつて、１個のシリコンチツプに形成され、丸
で囲まれた数字は端子番号を示している。
る。同図において、特に限定されないが、一点鎖
線で囲まれた回路素子は、周知の半導体製造方法
によつて、１個のシリコンチツプに形成され、丸
で囲まれた数字は端子番号を示している。
点線で囲まれた回路ブロツク１は、初段差動ト
ランジスタ回路であり、同様の回路ブロツク２は
入力オフセツト電流を防止する定電流回路であ
る。
ランジスタ回路であり、同様の回路ブロツク２は
入力オフセツト電流を防止する定電流回路であ
る。
そして、３は出力段増幅回路である。
差動トランジスタ回路１は、次の各回路素子に
よつて構成される。
よつて構成される。
一方のpnp差動トランジスタQ1のベースは入力
端子に接続され、入力カツプリングコンデンサ
C1を介して入力信号VINが印加される。また、抵
抗R1を介して略VCC／２のバイアス電圧VB2が印
加されている。
端子に接続され、入力カツプリングコンデンサ
C1を介して入力信号VINが印加される。また、抵
抗R1を介して略VCC／２のバイアス電圧VB2が印
加されている。
他方のpnp差動トランジスタQ2のベースは交流
的電圧利得設定のための抵抗R4，R5を介した出
力信号VOUTが印加され、３番端子に設けられた
コンデンサC2によつて、直流的には抵抗R4を通
して100％帰還されている。
的電圧利得設定のための抵抗R4，R5を介した出
力信号VOUTが印加され、３番端子に設けられた
コンデンサC2によつて、直流的には抵抗R4を通
して100％帰還されている。
上記差動対トランジスタQ1，Q2のコレクタに
は、npnトランジスタQ3，Q4で構成された電流ミ
ラー回路による負荷が設けられている。そして、
差動対トランジスタQ1，Q2の共通エミツタには、
電源電圧VCCを基準とした定電圧VB1がベースに
印加されたpnpトランジスタQ7とエミツタ抵抗R2
で構成された定電流回路が設けられている。
は、npnトランジスタQ3，Q4で構成された電流ミ
ラー回路による負荷が設けられている。そして、
差動対トランジスタQ1，Q2の共通エミツタには、
電源電圧VCCを基準とした定電圧VB1がベースに
印加されたpnpトランジスタQ7とエミツタ抵抗R2
で構成された定電流回路が設けられている。
差動トランジスタ回路１の出力信号は、トラン
ジスタQ1のコレクタにおけるトランジスタQ1，
Q2の差のコレクタ電流信号であり、出力段増幅
回路３の入力端子に伝えられる。
ジスタQ1のコレクタにおけるトランジスタQ1，
Q2の差のコレクタ電流信号であり、出力段増幅
回路３の入力端子に伝えられる。
上記差動トランジスタ回路１の入力オフセツト
電流を防止するために、次の定電流回路２が設け
られる。
電流を防止するために、次の定電流回路２が設け
られる。
すなわち、差動対トランジスタQ1，Q2の共通
エミツタに設けられた定電流回路と同様な定電流
回路を構成するpnpトランジスタQ8とエミツタ抵
抗R3で定電流が形成される。
エミツタに設けられた定電流回路と同様な定電流
回路を構成するpnpトランジスタQ8とエミツタ抵
抗R3で定電流が形成される。
このトランジスタQ8のコレクタから得られる
定電流は、上記トランジスタQ7で形成された定
電流を２I0とすると、トランジスタQ7，Q8のエ
ミツタ面積比を２：１又は抵抗R2，R3の抵抗比
を１：２にする等して電流I0とする。
定電流は、上記トランジスタQ7で形成された定
電流を２I0とすると、トランジスタQ7，Q8のエ
ミツタ面積比を２：１又は抵抗R2，R3の抵抗比
を１：２にする等して電流I0とする。
そして、この定電流I0はpnpトランジスタQ5の
エミツタ、コレクタ間に流すものとする。
エミツタ、コレクタ間に流すものとする。
また、トランジスタQ5は差動対トランジスタ
Q1，Q2と同サイズのトランジスタとする。
Q1，Q2と同サイズのトランジスタとする。
上記トランジスタQ5のベースからその電流増
幅率hfeに逆比例したベース電流I1（＝I0／hfe）を
形成する。そして、トランジスタQ6を介して、
トランジスタQ9，Q10、及びQ1で構成された電流
ミラーに入力してここで位相反転（吸込電流に変
換）する。そして、これらの電流I2を差動対トラ
ンジスタQ1，Q2のベースに流すものとして、差
動対トランジスタQ1，Q2のベース電流を吸収す
る。
幅率hfeに逆比例したベース電流I1（＝I0／hfe）を
形成する。そして、トランジスタQ6を介して、
トランジスタQ9，Q10、及びQ1で構成された電流
ミラーに入力してここで位相反転（吸込電流に変
換）する。そして、これらの電流I2を差動対トラ
ンジスタQ1，Q2のベースに流すものとして、差
動対トランジスタQ1，Q2のベース電流を吸収す
る。
すなわち、電流ミラー回路でのトランジスタ
Q9に対するトランジスタQ10，Q11のエミツタ面
積比を１：１として、電流I1，I2を等しくする。
Q9に対するトランジスタQ10，Q11のエミツタ面
積比を１：１として、電流I1，I2を等しくする。
一方、差動対トランジスタQ1，Q2のベース電
流は、電流増幅率hfeに逆比例するので、上記吸
込電流I1，I2と等しくI0／hfeとなる。
流は、電流増幅率hfeに逆比例するので、上記吸
込電流I1，I2と等しくI0／hfeとなる。
したがつて、入力オフセツト電流を防止するこ
とができる。このように、初段回路で不要な電流
が流れないので、出力点の直流電位が所定の値か
らはずれることない。また、差動対トランジスタ
Q1，Q2は大きな電流が流せるので、低雑音化を
実現できる。
とができる。このように、初段回路で不要な電流
が流れないので、出力点の直流電位が所定の値か
らはずれることない。また、差動対トランジスタ
Q1，Q2は大きな電流が流せるので、低雑音化を
実現できる。
また、差動対トランジスタQ1，Q2にpnpトラン
ジスタを用いた場合には、ベース電流値が比較的
大きくなるため、定電流回路で形成される電流の
誤差を小さくできる。
ジスタを用いた場合には、ベース電流値が比較的
大きくなるため、定電流回路で形成される電流の
誤差を小さくできる。
また、トランジスタQ1，Q2及びQ6のベースに
は、それぞれ略VCC／２のバイアス電圧が印加さ
れ、かつトランジスタQ1，Q2及びQ6のエミツタ
−コレクタ間電圧もそれぞれ略VCC／２と等しく
なるので、結果として、トランジスタQ1，Q2及
びQ6のアーリー効果による電流誤差をなくすこ
とができる。
は、それぞれ略VCC／２のバイアス電圧が印加さ
れ、かつトランジスタQ1，Q2及びQ6のエミツタ
−コレクタ間電圧もそれぞれ略VCC／２と等しく
なるので、結果として、トランジスタQ1，Q2及
びQ6のアーリー効果による電流誤差をなくすこ
とができる。
なお、差動対トランジスタQ1，Q2は、低歪率
化等のため、大きなサイズのものを用いる。した
がつて、トランジスタQ5も大きなサイズのもの
を用いることが必要となつて、モノリシツクIC
のチツプサイズを大型化する。
化等のため、大きなサイズのものを用いる。した
がつて、トランジスタQ5も大きなサイズのもの
を用いることが必要となつて、モノリシツクIC
のチツプサイズを大型化する。
そこで、トランジスタQ8で形成する定電流を
特に限定されないが、I0／10程度に小さくする。
特に限定されないが、I0／10程度に小さくする。
そして、トランジスタQ5のエミツタサイズを
差動トランジスタQ1，Q2のエミツタサイズに比
べ電流比と同様に1/10程度に小さくする。これに
より、トランジスタQ1，Q2とトランジスタQ5の
電流増幅率hfeを等しくできる。このようにする
と、トランジスタQ5のベース電流I1の電流値は、
１／１０hfeと小さくなるので、電流ミラー回路を構
成するトランジスタQ9とQ10，Q11とのエミツタ
面積比を１：10程度にして増幅することにより、
電流I2をI0／hfeに設定する。
差動トランジスタQ1，Q2のエミツタサイズに比
べ電流比と同様に1/10程度に小さくする。これに
より、トランジスタQ1，Q2とトランジスタQ5の
電流増幅率hfeを等しくできる。このようにする
と、トランジスタQ5のベース電流I1の電流値は、
１／１０hfeと小さくなるので、電流ミラー回路を構
成するトランジスタQ9とQ10，Q11とのエミツタ
面積比を１：10程度にして増幅することにより、
電流I2をI0／hfeに設定する。
このような電流設定、トランジスタのサイズ比
の設定により、チツプサイズを小さくできる。
の設定により、チツプサイズを小さくできる。
この発明は、負帰還型増幅器として広く利用で
きるものである。
きるものである。
図面は、この発明の一実施例を示す回路図であ
る。 １……差動トランジスタ回路、２……定電流回
路、３……出力段増幅回路。
る。 １……差動トランジスタ回路、２……定電流回
路、３……出力段増幅回路。
Claims (1)
- 【特許請求の範囲】 １ 第１のトランジスタQ1と第２のトランジス
タQ2よりなる差動対と、上記差動対の定電流源
をなす第１の定電流トランジスタQ7とを有する
初段差動トランジスタ回路と、上記第１の定電流
トランジスタQ7のベースに第１のバイアス電圧
VB1を供給する第１のバイアス電圧源と、上記第
１のトランジスタQ1のベースに第２のバイアス
電圧VB2を供給する第２のバイアス電圧源と、上
記初段差動トランジスタ回路の出力に接続された
出力段増幅回路とを具備し、上記第２のトランジ
スタQ2のベースに上記出力段増幅回路からの帰
還バイアス電圧が供給される負帰還型増幅器にお
いて、上記第１のバイアス電圧VB1がそのベース
に印加された第２の定電流トランジスタQ8と、
エミツタに上記第２の定電流トランジスタQ8の
出力電流を受ける第３のトランジスタQ5と、エ
ミツタが上記第３のトランジスタQ5のベースに
接続され、ベースが上記第２のバイアス電圧源に
結合された第４のトランジスタQ6と、入力が上
記第４のトランジスタQ6のコレクタに、第１の
出力が上記第１のトランジスタのベースに、第２
の出力が上記第２のトランジスタのベースにそれ
ぞれ接続された電流ミラー回路とをさらに具備し
てなり、もつて上記第１の出力における直流電流
値と上記第１のトランジスタQ1の直流ベース電
流値とを、また上記第２の出力における直流電流
値と上記第２のトランジスタQ2の直流ベース電
流値とを、それぞれ実質的に等しく設定してなる
ことを特徴とする負帰還型増幅器。 ２ 上記第１のトランジスタQ1、上記第２のト
ランジスタQ2及び上記第３のトランジスタQ5の
エミツタ電流密度はそれぞれ等しく設定されるも
のであることを特徴とする特許請求の範囲第１項
記載の負帰還型増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56040322A JPS57155810A (en) | 1981-03-23 | 1981-03-23 | Negative feedback type amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56040322A JPS57155810A (en) | 1981-03-23 | 1981-03-23 | Negative feedback type amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57155810A JPS57155810A (en) | 1982-09-27 |
| JPH0363245B2 true JPH0363245B2 (ja) | 1991-09-30 |
Family
ID=12577366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56040322A Granted JPS57155810A (en) | 1981-03-23 | 1981-03-23 | Negative feedback type amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57155810A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5592124A (en) * | 1995-06-26 | 1997-01-07 | Burr-Brown Corporation | Integrated photodiode/transimpedance amplifier |
| JP4228020B2 (ja) | 2006-09-27 | 2009-02-25 | シャープ株式会社 | 受光増幅回路、光ピックアップ装置および光ディスク装置 |
| JP6209840B2 (ja) | 2013-03-27 | 2017-10-11 | セイコーエプソン株式会社 | 量子干渉装置、原子発振器、電子機器および移動体 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5521700A (en) * | 1978-08-03 | 1980-02-15 | Bosch Gmbh Robert | Transistor amplifier |
-
1981
- 1981-03-23 JP JP56040322A patent/JPS57155810A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5521700A (en) * | 1978-08-03 | 1980-02-15 | Bosch Gmbh Robert | Transistor amplifier |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57155810A (en) | 1982-09-27 |
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