JPS61287306A - アナログ加算回路 - Google Patents
アナログ加算回路Info
- Publication number
- JPS61287306A JPS61287306A JP13020785A JP13020785A JPS61287306A JP S61287306 A JPS61287306 A JP S61287306A JP 13020785 A JP13020785 A JP 13020785A JP 13020785 A JP13020785 A JP 13020785A JP S61287306 A JPS61287306 A JP S61287306A
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- JP
- Japan
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- transistor
- differential amplifier
- output terminal
- gain
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は一組の差動増幅回路を有したアナログ加算回
路に関するものである。
路に関するものである。
第３図はこの種従来のアナログ加算器を示すものであ９
１図において（１１（２１は第１及び第２の入力端子、
（３）は出力端子、（４）は第１の差動増幅回路で。
１図において（１１（２１は第１及び第２の入力端子、
（３）は出力端子、（４）は第１の差動増幅回路で。
ベースが上記第１の入力端子（１）に接続され、エミッ
タが抵抗（６）を介してエミッタ接続点（））に接続さ
れ、コレクタが電源電位ＶＣＣ点（８）に接続されたト
ランジスタ（５）と、ベースがバイアス電源Ｑｌに接続
され、エミッタが抵抗Ｑυを介しズ上記エミッタ接続点
（７）に接続され、コレクタが上記出力端子（３）に接
続された出力ノードα２に接続されたトランジスタ（９
）とを有し、上記エミッタ接続点（７）と接地電位点と
の間に定電流源αｊが接続されているものである。ａ４
は第２の差動増幅回路で、ペースが上記第２の入力端子
（２）に接続され、エミッタが抵抗αｅを介してエミッ
タ接続点αηに接続され、コレクタが電源電位点（８）
Ｋ接続されたトランジスタαりと、ベースカハイアス電
源ＵＫ接続され、エミッタが抵抗■を介して上記エミッ
タ接続点αηに接続され。
タが抵抗（６）を介してエミッタ接続点（））に接続さ
れ、コレクタが電源電位ＶＣＣ点（８）に接続されたト
ランジスタ（５）と、ベースがバイアス電源Ｑｌに接続
され、エミッタが抵抗Ｑυを介しズ上記エミッタ接続点
（７）に接続され、コレクタが上記出力端子（３）に接
続された出力ノードα２に接続されたトランジスタ（９
）とを有し、上記エミッタ接続点（７）と接地電位点と
の間に定電流源αｊが接続されているものである。ａ４
は第２の差動増幅回路で、ペースが上記第２の入力端子
（２）に接続され、エミッタが抵抗αｅを介してエミッ
タ接続点αηに接続され、コレクタが電源電位点（８）
Ｋ接続されたトランジスタαりと、ベースカハイアス電
源ＵＫ接続され、エミッタが抵抗■を介して上記エミッ
タ接続点αηに接続され。
コレクタが上記出力ノードα２に接続されたトランジス
タＵとを有し、上記エミッタ接続点αηと接地電位点と
の間に定電流源ＱＤが接続されているものである。（至
）は上記電源電位点と出力ノード＆２との間に接続され
た負荷抵抗である。
タＵとを有し、上記エミッタ接続点αηと接地電位点と
の間に定電流源ＱＤが接続されているものである。（至
）は上記電源電位点と出力ノード＆２との間に接続され
た負荷抵抗である。
なお、トランジスタ（５） ＋９） （１９（１１６は
同一構成のものであシ、抵抗（６）αυａＳ■の抵抗値
ＲＥは同一であシ。
同一構成のものであシ、抵抗（６）αυａＳ■の抵抗値
ＲＥは同一であシ。
定電流源α３−は同一構成のものであシ、バイアス電源
α［Ｉｎ２は同一構成のものである。
α［Ｉｎ２は同一構成のものである。
次にこの構成構成されたアナログ加算回路の動作につい
て説明する。
て説明する。
第１の入力端子（１１に直流が重畳された交流信号であ
るアナログ信号Ａが入力され、第２の入力端子（２）に
直流が重畳された交流信号であるアナログ信号Ｂが入力
されたとする。すると、第１の差動増幅回路（４）にお
けるトランジスタ（９）のコレクタには、アナログ信号
Ａとバイアス電源αｑの電位との差電圧、つまシアナロ
グ信号Ａに応じた電圧、が現われ、第２の差動増幅回路
Ｉにおけるトランジスタαｌのコレクタには、アナログ
信号Ｂとバイアス電源ａ９の電位との差電圧、つま）ア
ナログ信号Ｂに応じた電圧が現われるため、出力ノード
α２にはアナログ信号ＡＪＣ応じた電圧とアナログ信号
ＢＫ応じた加算値が現われ、この加算値が出力端子（３
）に得られることになるものである。この時の第１及び
第２の差動増幅器＋４１１４１それぞれの利得はＲし’
（ＲＥ ＋ ｒｅ） （＋ Ｒシ’ＲＥ） で決定さ
れるものである。なお、ＲＬ は負荷抵抗器の抵抗値、
ＲＥは抵抗ｔｅｌ ［１１） ０１ ＣＩ！ｔ）の抵抗
値、ｒｅ はトランジスタ（５） ｆ９１α９α＄の等
価エミッタ抵抗値であ’） ｔ ｒｅ ＜＜ Ｒｘ
の関係になっているものである。
るアナログ信号Ａが入力され、第２の入力端子（２）に
直流が重畳された交流信号であるアナログ信号Ｂが入力
されたとする。すると、第１の差動増幅回路（４）にお
けるトランジスタ（９）のコレクタには、アナログ信号
Ａとバイアス電源αｑの電位との差電圧、つまシアナロ
グ信号Ａに応じた電圧、が現われ、第２の差動増幅回路
Ｉにおけるトランジスタαｌのコレクタには、アナログ
信号Ｂとバイアス電源ａ９の電位との差電圧、つま）ア
ナログ信号Ｂに応じた電圧が現われるため、出力ノード
α２にはアナログ信号ＡＪＣ応じた電圧とアナログ信号
ＢＫ応じた加算値が現われ、この加算値が出力端子（３
）に得られることになるものである。この時の第１及び
第２の差動増幅器＋４１１４１それぞれの利得はＲし’
（ＲＥ ＋ ｒｅ） （＋ Ｒシ’ＲＥ） で決定さ
れるものである。なお、ＲＬ は負荷抵抗器の抵抗値、
ＲＥは抵抗ｔｅｌ ［１１） ０１ ＣＩ！ｔ）の抵抗
値、ｒｅ はトランジスタ（５） ｆ９１α９α＄の等
価エミッタ抵抗値であ’） ｔ ｒｅ ＜＜ Ｒｘ
の関係になっているものである。
しかるに、上記の様に構成されたアナログ加算器にあっ
ては、アナログ信号Ａてアナログ信号Ｂとの加算比が第
１及び第２の差動増幅回路（４）α着それぞれの利得Ｒ
ＩＪ ／ＲＥｊ の比になっておシ、集積化した場合、
負荷抵抗（至）の抵抗値と抵抗（６）αＤａｅ（イ）の
抵抗値との比には通常±５％程度のばらつきが生じるた
め、アナログ信号ＡとＢの加算比も±５％程度のばらつ
きが生じ、精度の良いアナログ加算器が得られ難いもの
であった。
ては、アナログ信号Ａてアナログ信号Ｂとの加算比が第
１及び第２の差動増幅回路（４）α着それぞれの利得Ｒ
ＩＪ ／ＲＥｊ の比になっておシ、集積化した場合、
負荷抵抗（至）の抵抗値と抵抗（６）αＤａｅ（イ）の
抵抗値との比には通常±５％程度のばらつきが生じるた
め、アナログ信号ＡとＢの加算比も±５％程度のばらつ
きが生じ、精度の良いアナログ加算器が得られ難いもの
であった。
この発明は上記した点に鑑みてなされたものであシ、簡
単な回路構成で、かつ精度の良いアナログ加算器を得る
ことを目的とするものである。
単な回路構成で、かつ精度の良いアナログ加算器を得る
ことを目的とするものである。
との発明に係るアナログ加算器は、２つの差動増幅回路
に【構成され、各差動増幅回路の反転入力を出力端子に
接続するとともに、２つの差動増幅回路における出力ノ
ードと出力端子との間に接続素子を設けたものである。
に【構成され、各差動増幅回路の反転入力を出力端子に
接続するとともに、２つの差動増幅回路における出力ノ
ードと出力端子との間に接続素子を設けたものである。
この発明においては、接続素子が、２つの差動増幅器に
おける出力ノードに現われた２つの入力信号に応じた加
算器を出力端子に供給するとともに、２つの差動増幅器
の反転入力に帰還し、２つの差動増幅器の利得のばらつ
きを抑制させるように作用するものである。
おける出力ノードに現われた２つの入力信号に応じた加
算器を出力端子に供給するとともに、２つの差動増幅器
の反転入力に帰還し、２つの差動増幅器の利得のばらつ
きを抑制させるように作用するものである。
以下にこの発明の一実施例を第１図に基づいて説明する
と２図において（４）はエミッタが共通接続された一対
のトランジスタ（５１ｔ９＋を有した第１の差動増幅回
路で、一方のトランジスタ（５）はそのベースが第１の
入力端子（１）に、コレクタが電源電位点（８）Ｋ接続
され、他方のトランジスタ（９）はそのペースが出力端
子（３）に、コレクタが出力ノードｆｉ２に接続されて
いるものである。（Ｉ４はエミッタが共通接続された一
対のトランジスタ＋１！９α砂を有した第２の差動増幅
回路で、一方のトランジスタａＳハソのペースが第２の
入力端子（２）に、コレクタが電源電位点＋８１に接続
され、他方のトランジスタａ８はそのベースが出力端子
（３）に、コレクタが出力ノードα２に接続されている
ものである。（ハ）はベースが出力ノ−ドαりに、エミ
ッタが出力端子（３）Ｋ接続され、コレクタが電源電位
点（８）に接続されたトランジスタからなる接続素子、
■は出力端子（３）と接地電位点との間に接続された定
電流源である。
と２図において（４）はエミッタが共通接続された一対
のトランジスタ（５１ｔ９＋を有した第１の差動増幅回
路で、一方のトランジスタ（５）はそのベースが第１の
入力端子（１）に、コレクタが電源電位点（８）Ｋ接続
され、他方のトランジスタ（９）はそのペースが出力端
子（３）に、コレクタが出力ノードｆｉ２に接続されて
いるものである。（Ｉ４はエミッタが共通接続された一
対のトランジスタ＋１！９α砂を有した第２の差動増幅
回路で、一方のトランジスタａＳハソのペースが第２の
入力端子（２）に、コレクタが電源電位点＋８１に接続
され、他方のトランジスタａ８はそのベースが出力端子
（３）に、コレクタが出力ノードα２に接続されている
ものである。（ハ）はベースが出力ノ−ドαりに、エミ
ッタが出力端子（３）Ｋ接続され、コレクタが電源電位
点（８）に接続されたトランジスタからなる接続素子、
■は出力端子（３）と接地電位点との間に接続された定
電流源である。
次に、この様に構成されたアナログ加算回路の動作につ
いて説明する。第１の入力端子（１）Ｋアナログ信号Ａ
°が入力され、第２の入力端子（２）にアナログ信号Ｂ
が入力されたとすると、第１の差動増幅回路（４）にお
ける他方のトランジスタ（９）のコレクタには、アナロ
グ信号Ａと他方のトランジスタ（９）のベース電位との
差電圧、つまシアナログ信号ＡＫ応じた電圧、が現われ
、第２の差動増幅回路Ｉにおける他方のトランジスタｃ
場のコレクタには。
いて説明する。第１の入力端子（１）Ｋアナログ信号Ａ
°が入力され、第２の入力端子（２）にアナログ信号Ｂ
が入力されたとすると、第１の差動増幅回路（４）にお
ける他方のトランジスタ（９）のコレクタには、アナロ
グ信号Ａと他方のトランジスタ（９）のベース電位との
差電圧、つまシアナログ信号ＡＫ応じた電圧、が現われ
、第２の差動増幅回路Ｉにおける他方のトランジスタｃ
場のコレクタには。
アナログ信号Ｂと他方のトランジスタ０＆のベース電位
との差電圧、つまりアナログ信号Ａに応じた電圧、が現
われたため、出力ノードＯ２にはアナログ信号Ｂに応じ
た電圧とアナログ信号Ｂに応じた加算値が現われ、この
加算値がエミッタフォロワー接続されたトランジスタｔ
２３ｅ介して出力端子（３）に供給されるとともに、第
１０差動増幅回路（４）の他方のトランジスタ（９）の
ベースと第２の差動増幅回路Ｉの他方のトランジスタα
梯のベースに帰還されることになる。
との差電圧、つまりアナログ信号Ａに応じた電圧、が現
われたため、出力ノードＯ２にはアナログ信号Ｂに応じ
た電圧とアナログ信号Ｂに応じた加算値が現われ、この
加算値がエミッタフォロワー接続されたトランジスタｔ
２３ｅ介して出力端子（３）に供給されるとともに、第
１０差動増幅回路（４）の他方のトランジスタ（９）の
ベースと第２の差動増幅回路Ｉの他方のトランジスタα
梯のベースに帰還されることになる。
この様に構成されたアナログ加算回路にあっても、アナ
ログ信号Ａとアナログ信号Ｂとの加算比は第１及び第２
の差動増幅回路（４）α４それぞれの利得の比になって
いるものであるので２次にこの利得について説明を加え
る。第１及び第２の差動増幅回路（４）α滲は同−構成
罠なっているので２片方について説明する。第１図の回
路において、１つの差動増幅回路２例えばα滲を取シ除
き、他方のトランジスタ（９）のベースが出力端子（３
）Ｋ接続されておらず、直流バイアスを与えた場合、一
方のトランジスタ（５）のベース電位と他方のトランジ
スタ（９）のベース電位の差電圧が増幅されて出力端子
（３）に出力されるが、この時の増幅率、つまシ裸才」
得をＧＱとする。そして、この回路において、他方のト
ランジスタ（９）のベースを直流バイアスでな（出力端
子（３）に接続して出力を帰還させると、利得Ｇ１
は１／（ｉ＋１／Ｇｏ）となるものである。従って。
ログ信号Ａとアナログ信号Ｂとの加算比は第１及び第２
の差動増幅回路（４）α４それぞれの利得の比になって
いるものであるので２次にこの利得について説明を加え
る。第１及び第２の差動増幅回路（４）α滲は同−構成
罠なっているので２片方について説明する。第１図の回
路において、１つの差動増幅回路２例えばα滲を取シ除
き、他方のトランジスタ（９）のベースが出力端子（３
）Ｋ接続されておらず、直流バイアスを与えた場合、一
方のトランジスタ（５）のベース電位と他方のトランジ
スタ（９）のベース電位の差電圧が増幅されて出力端子
（３）に出力されるが、この時の増幅率、つまシ裸才」
得をＧＱとする。そして、この回路において、他方のト
ランジスタ（９）のベースを直流バイアスでな（出力端
子（３）に接続して出力を帰還させると、利得Ｇ１
は１／（ｉ＋１／Ｇｏ）となるものである。従って。
集積回路化に基づく素子のばらつきによシ、碑利得ＧＱ
が５％程度変動したとしても利得Ｇ１ は０．３％
程度しか変動しないものである。
が５％程度変動したとしても利得Ｇ１ は０．３％
程度しか変動しないものである。
このことから判るように、第１図に示したこの発明の一
実施例においては、アナログ信号Ａとアナログ信号Ｂと
の加算比のばらつきも非常に小さいものとなシ、精度の
良いアナログ加算器が得られることになるものである。
実施例においては、アナログ信号Ａとアナログ信号Ｂと
の加算比のばらつきも非常に小さいものとなシ、精度の
良いアナログ加算器が得られることになるものである。
なお、上記実施例においては、トランジスタ（５）（９
）α５１（Ｉｎ３１をｎｐｎ トランジスタとしたもの
でしたが、第２図に示すようにｐｎｐ）ランジスタとし
たものであっても同様の効果を萎するものである。
）α５１（Ｉｎ３１をｎｐｎ トランジスタとしたもの
でしたが、第２図に示すようにｐｎｐ）ランジスタとし
たものであっても同様の効果を萎するものである。
この発明は以上述べたように、２つの差動増幅回路にて
構成されるアナログ加算回路におい【。
構成されるアナログ加算回路におい【。
２つの差動増幅回路における出力ノードと出力端子との
間に接続素子を設け、各差動増幅回路の反転入力を出力
端子に接続したので、各差動増幅回路の利得のばらつき
が非常に小さくでき、精度の良いアナログ加算回路が得
られるという効果を有するものである。
間に接続素子を設け、各差動増幅回路の反転入力を出力
端子に接続したので、各差動増幅回路の利得のばらつき
が非常に小さくでき、精度の良いアナログ加算回路が得
られるという効果を有するものである。
第１図はこの発明の一実施例を示す回路図、第２図はこ
の発明の他の実施例を示す回路図、第３図は従来のアナ
ログ加算回路を示す回路図である。 図においてｆｌ） ＋２１は第１及び第２の入力端子、
（３）は出力端子、（４）α沿は第１及び第２の差動増
幅回路。 ■は負荷素子、＠は接続素子である。 なお、各図中同一符号は同−又は相当部分を示す。
の発明の他の実施例を示す回路図、第３図は従来のアナ
ログ加算回路を示す回路図である。 図においてｆｌ） ＋２１は第１及び第２の入力端子、
（３）は出力端子、（４）α沿は第１及び第２の差動増
幅回路。 ■は負荷素子、＠は接続素子である。 なお、各図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）エミッタが共通接続された一対のトランジスタを
有し、一方のトランジスタのベースが第１の入力端子に
接続され、他方のトランジスタのベースが出力端子に接
続された第１の差動増幅回路、エミッタが共通接続され
た一対のトランジスタを有し、一方のトランジスタのベ
ースが第２の入力端子に接続されるとともに他方のトラ
ンジスタのベースが上記出力端子に接続され、他方のト
ランジスタのコレクタが上記第１の差動増幅回路の他方
のトランジスタのコレクタに接続されるとともに負荷素
子を介して電位点に接続された第２の差動増幅回路、こ
れら第１及び第２の差動増幅器の他方のトランジスタの
コレクタの接続点と上記出力端子との間に接続された接
続素子とを備えたアナログ加算回路。 - （２）接続素子はベースが第１及び第２の差動増幅器の
他方のトランジスタのコレクタの接続点に接続され、エ
ミッタが出力端子に接続され、コレクタが電位点に接続
されたトランジスタであることを特徴とする特許請求の
範囲第１項記載のアナログ加算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13020785A JPS61287306A (ja) | 1985-06-13 | 1985-06-13 | アナログ加算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13020785A JPS61287306A (ja) | 1985-06-13 | 1985-06-13 | アナログ加算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61287306A true JPS61287306A (ja) | 1986-12-17 |
Family
ID=15028649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13020785A Pending JPS61287306A (ja) | 1985-06-13 | 1985-06-13 | アナログ加算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61287306A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0514919A (ja) * | 1991-07-02 | 1993-01-22 | Canon Inc | 画像信号処理装置 |
-
1985
- 1985-06-13 JP JP13020785A patent/JPS61287306A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0514919A (ja) * | 1991-07-02 | 1993-01-22 | Canon Inc | 画像信号処理装置 |
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