JPH0661339A - 電気的特性を有する構造物が埋め立てられた半導体基板及びその製造方法 - Google Patents

電気的特性を有する構造物が埋め立てられた半導体基板及びその製造方法

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JPH0661339A
JPH0661339A JP4116093A JP11609392A JPH0661339A JP H0661339 A JPH0661339 A JP H0661339A JP 4116093 A JP4116093 A JP 4116093A JP 11609392 A JP11609392 A JP 11609392A JP H0661339 A JPH0661339 A JP H0661339A
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Abstract

(57)【要約】 【構成】シードウェハ（２１）とハンドルウェハ（３
６，５６，７０）を接合する前に、シードウェハ（２
１）の上面に伝導性或いは抵抗性膜を多層に蒸着し、電
気的特性を有する任意の構造物（３１，４３，５１，６
６）、例えば、キャパシタ、抵抗、連結線等を、個別的
或いは複合的に形成した後、構造物が形成された面とハ
ンドルウェハを接着させて、ＳＯＩ基板を製造する。こ
れによりシードウェハとハンドルウェハの間に、電気的
特性を有する任意の構造物が埋没されている新たな形態
のＳＯＩ基板が得られる。 【効果】活性領域（４１）内部に任意の構造物（４３）
を重なるようにすることができるだけでなく、ＳＯＩ基
板上・下面に金属線を各々独立的に配線することができ
るため、既存の素子配置においての制限を緩和させるこ
とができるだけでなく、面積の効率性を増大し、集積回
路の高密度化を達成することができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ（Ｓｉｌｉｃｏ
ｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板製造に関するもの
で、従来の基板接合（Ｗａｆｅｒ Ｂｏｎｄｉｎｇ）と
は異なり、キャパシタ、抵抗、連結線等の任意の構造物
を予め形成した状態で基板接合を遂行することにより、
ウェハの効率性を極大化し、素子構造の多様性を増加さ
せるようにされた多結晶シリコンを利用したＳＯＩ基板
製造方法及びその装置に関するものである。
【０００２】
【従来の技術】シリコンとシリコンウェハを直接接合さ
せＳＯＩ基板を形成する従来のＳＤＢ（Ｓｉｌｉｃｏｎ
Ｄｉｒｅｃｔ Ｂｏｎｄｉｎｇ）技術は、日本のＦｕ
ｊｉｔｓｕ Ｓｃｉ．Ｔｅｃｈ．Ｈｉｒｏｓｈｉ Ｇｏ
ｔｏｕ，ｅｔ ａｌ．が、１９８８年開発したもので、
添付した図１により簡単に説明すれば次のようである。
【０００３】図１（ａ）はウェハに酸化膜を蒸着する過
程が完了された状態を示すものである。
【０００４】素子が形成されるシードウェハ（１）と保
持用ハンドルウェハ（３）の、それぞれの全表面に、約
５０００Åの厚さに、酸化膜（２，４）を蒸着する。
【０００５】次に、シードウェハ（１）とハンドルウェ
ハ（３）とを接触させた状態で、約８００℃の温度に
て、１００〜５００Ｖ電圧パルスを印加して接合した
後、接合状態をより強くするために、９００〜１１００
℃の温度で、窒素又は酸素内で、約３０分間、熱処理し
て、シードウェハ（１）とハンドルウェハ（３）が結合
されるようにする。
【０００６】このような過程が完了された状態が図１
（ｂ）に図示されている。
【０００７】上記過程を通じて、上記２ウェハ（１，
３）が結合されたウェハ（５）は約１００ｋｇ／ｃｍ2
以上の強い結合力を有するようになる。
【０００８】図１（ｃ）は研磨（ｐｏｌｉｓｈｉｎｇ）
過程を示すもので、機械的及び化学的研磨過程を通じ
て、酸化膜（６）上のシードウェハ（１）を研磨し、約
１μｍ程度厚さの酸化膜（６）によりシードウェハ
（１）とハンドルウェハ（３）が分離した状態の、ＯＳ
Ｉ基板（８）が形成される。
【０００９】尚、１９８９年固体素子物質に関するセミ
ナー（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｅｖｉｃｅ ａｎｄ
Ｍａｔｅｒｉａｌｓ）にて、日本のＳＯＮＹ社のＭａ
ｓｉｂｏ ｅｔ ａｌ．は、多結晶シリコンを利用した
Ｐ−ＳＤＢ（Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ ｔｏ
Ｓｉｌｉｃｏｎ Ｄｉｒｅｃｔ Ｂｏｎｄｉｎｇ）方法
を開示した。
【００１０】それを添付した図２により説明すれば次の
ようである。
【００１１】図２（ａ）は多結晶シリコンを蒸着する過
程を図示したもので、まず、所望のＳＯＩの厚さ（約１
０００Å）だけシードウェハ（１７）にメサ（ｍｅｓ
ａ：１０）を形成し、メサ（１０）の上面に、酸化膜
（１１）を１μｍ厚さ程度に蒸着した後、上記酸化膜
（１１）の上面に、多結晶シリコン（１２）を５．０μ
ｍ程度の厚さで蒸着する。
【００１２】図２（ｂ）に示したように、多結晶シリコ
ン（１２）の蒸着表面の凹凸を、研磨過程を通じて、鏡
面（ｍｉｒｒｏｒ ｓｕｒｆａｃｅ）に処理し、多結晶
シリコン（１２）の表面凹凸を除去する。
【００１３】シードウェハと多結晶シリコン鏡面（１
３）及びハンドルウェハ（１６）に酸化膜（１５）を被
せて、前述したことと同一なＰ−ＳＤＢ過程を通じて、
多結晶シリコン鏡面（１３）とハンドルウェハ（１６）
を接合させた後、図２（ｃ）に示されたようにシードウ
ェハ（１７）が上方に向くように配列する。
【００１４】図２（ｄ）はシードウェハ（１７）のシリ
コン薄膜化のための研磨過程を示したもので、シードウ
ェハ（１７）を機械的、化学的研磨過程を通じて研磨し
て、メサパターン（１０）に満たされた酸化膜（１１）
に至って、研磨作業を中断した状態を図示したものであ
る。
【００１５】上記酸化膜（１１）は、研磨中止（Ｐｏｌ
ｉｓｈｉｎｇ Ｓｔｏｐ）役割をすることになるので、
ＳＯＩ（１４）の厚さは、メサ（１０）の深さに依って
調節されることが出来る。
【００１６】
【発明が解決しようとする課題】上記のように、従来の
Ｐ−ＳＤＢ製造方法にて用いられた多結晶シリコン層
（１２）は、シードウェハに形成されたメサパターンに
因り発生する表面の凹凸を除去して、接着界面を平坦化
（Ｐｌａｎａｒｉｚａｔｉｏｎ）することにより、シー
ドウェハとハンドルウェハの接着を容易にする。
【００１７】しかし、上述した従来の技術では、単にシ
−ドウェハとハンドルウェハとの接着について言及する
のみであって、このような構造をより積極的に活用し
て、新たな素子構造を提供することまでは、考えられて
いない。
【００１８】本発明の目的は、シードウェハとハンドル
ウェハの間に、電気的特性を有する任意の構造物が埋没
されている新たな形態のＳＯＩ基板を形成し、ウェハの
効率性を極大化し、素子構造の多様性を増加させること
ができる半導体基板およびその製造方法を提供すること
にある。
【００１９】
【課題が解決するための手段】上記目的を達成するた
め、本発明の一態様によれば、シードウェハとハンドル
ウェハを接着させる前に、シードウェハの上面に伝導性
膜又は抵抗性膜（本願では多結晶シリコン膜をその一例
として説明する）を多層に蒸着し、電気的特性を有する
任意の構造物、例えば、キャパシタ（ｃａｐａｃｉｔｏ
ｒ）、抵抗、連結線（ｉｎｔｅｒｃｏｎｎｅｃｔｏｒ）
等を個別的又は複合的に形成した後、シードウェハの構
造物が形成された面とハンドルウェハを接着させＳＯＩ
基板を製造するものが提供される。
【００２０】
【作用】シードウェハとハンドルウェハを接合する前
に、シードウェハの上面に伝導性或いは抵抗性膜を多層
に蒸着し、電気的特性を有する任意の構造物、例えば、
キャパシタ、抵抗、連結線等を、個別的或いは複合的に
形成した後、構造物が形成された面とハンドルウェハを
接着させて、ＳＯＩ基板を製造する。これによりシード
ウェハとハンドルウェハの間に、電気的特性を有する任
意の構造物が埋没されている新たな形態のＳＯＩ基板が
得られる。
【００２１】活性領域内部に任意の構造物を重なるよう
にすることができるだけでなく、ＳＯＩ基板上・下面に
金属線を各々独立的に配線することができるため、既存
の素子配置においての制限を緩和させることができるだ
けでなく、面積の効率性を増大し、集積回路の高密度化
を達成することができる。
【００２２】
【実施例】本発明を添付した図面に基づいて説明すれば
次の通りである。
【００２３】図３（ａ）は第１多結晶シリコン（３０）
を蒸着する工程が完了された状態を図示したものであ
る。
【００２４】その過程を段階的に説明すれば次の通りで
ある。
【００２５】まず、シードウェハ（２１）の上面に、第
１隔離用絶縁膜（２７）を所定の厚さに形成する。
【００２６】次に、上記第１隔離用絶縁膜（２７）の上
面に第２隔離用絶縁膜（２９）を形成した後、基板コン
タクトマスクとして基板コンタクト（２８）をエッチン
グする。
【００２７】最後に、上記第２隔離用絶縁膜（２９）と
上記基板コンタクト（２８）の上面に第１多結晶シリコ
ン（３０）を所定の厚さに蒸着し、ドーピングする。
【００２８】この際、ＳＯＩの厚さは、第１隔離用絶縁
膜（２７）がシードウェハ（２１）に浸透された深さと
なるため、上記第１隔離用絶縁膜（２７）の厚さ調整に
留意しなければならない。
【００２９】尚、第１多結晶シリコン（３０）の厚さ
は、形成される構造物の電気的特性に従って決定され
る。
【００３０】特に、構造物が連結線として応用される場
合には第１多結晶シリコン（３０）の代りに耐火金属
（ｒｅｆｒａｃｔｏｒｙ ｍｅｔａｌ）やポリサイド
（ｐｏｌｙｃｉｄｅ）又はシリサイド（ｓｉｌｉｃｉｄ
ｅ）等で代替することも出来る。
【００３１】図３（ｂ）は、電気的構造物を形成する工
程を完了した状態を図示したもので、段階別に説明すれ
ば次の通りである。
【００３２】まず、第１多結晶シリコン層（３０）に微
細パターンを形成して電気的構造物（３１）を形成した
後、上記電気的構造物のための隔離用絶縁膜（３２）を
蒸着する。表面の凹凸を除去するため、第２多結晶シリ
コン層について、研磨作業による平坦化作業を行い、表
面を鏡面に処理する。
【００３３】この時、図３（ａ）及び（ｂ）にて、第１
多結晶シリコン（３０）及び第２多結晶シリコン（３
３）は、必要に応じて、Ｎ型またはＰ型不純物としてド
ーピングされる。
【００３４】尚、上記したように、第１多結晶シリコン
層（３０）は、応用分野に従って、他の材質に代替され
てもよい。
【００３５】図３（ｃ）は図３（ｂ）の電気的構造物の
形成が完了されたシードウェハを裏返して、ハンドルウ
ェハ（３６）に接着させた状態を図示したものでその工
程を説明すれば次の通りである。
【００３６】ハンドルウェハ（３６）上に絶縁膜（３
５）を形成し、シードウェハ（２１）の多結晶シリコン
鏡面（３４ｂ）と上記絶縁膜（３５）とを接触させた
後、熱処理過程を通じて二つのウェハ（２１，３６）を
結合させる。
【００３７】この際、絶縁膜（３５）は、シードウェハ
の第２多結晶シリコン層（３３）とハンドルウェハ（３
６）を電気的に分離させる役割をする。
【００３８】なりゆきに従って、上記絶縁膜（３５）を
形成させる工程を省略することにより、ハンドルウェハ
と第２多結晶シリコン層（３３）が電気的に連結される
ようにして、第２多結晶シリコン層（３３）に印加され
るべき電気的ポテンシャル（ｐｏｔｅｎｔｉａｌ）を、
ハンドルウェハから与えられることも出来る。
【００３９】上記した接着工程が完了されると、即ち、
図３（ｃ）の状態でシードウエハ（２１）の上面から第
１隔離用絶縁膜（２７）が出会う地点（３８）まで、機
械的及び化学的研磨過程を通じて、シードウェハ（２
１）を除去することにより、上記第１多結晶シリコンを
蒸着する工程で説明したように、第１隔離用絶縁膜（２
７）がシードウェハ（２１）に浸透された深さ位のシリ
コン薄膜厚さを有するＳＯＩ基板を製造することが出来
る。
【００４０】図３（ｄ）は構造物が埋没された形態のＳ
ＯＩ基板に対する断面図を示したものである。
【００４１】シードウェハ（２１）の最初の表面は、参
照番号３９で表わした部分であったが、ＳＤＢ過程及び
研磨過程を経由しながら、活性素子が形成されるシリコ
ン薄膜の２番目の表面（４０）が形成される。
【００４２】本発明の製造過程を通じて、構造物（３
１）を予め形成したシードウェハ（２１）とハンドルウ
ェハ（３６）を結合させて、更に、シードウェハの裏面
を研磨して薄膜化することにより、多層の多結晶シリコ
ン層を利用したＰ−ＳＤＢにより、新たな構造のＳＯＩ
基板を具現する。
【００４３】従来の技術と比較すると、本発明は、同一
面積内により効率的に素子を配置することが出来る。
【００４４】そのような高密度化することが出来る形態
を概念的に構成したものを、図４に示した。
【００４５】図４（ａ）は本発明による構造物の配置状
態を示したものである。
【００４６】活性領域（４１）内部に、構造物（４３）
と、その構造物を活性領域（４１）に連結する基板コン
タクト（４２）が共に重なって配置される。
【００４７】図４（ｂ）は図４（ａ）の断面図であり、
ＳＯＩ基板、即ち、活性領域（４１）と構造物（４３）
が、基板コンタクト（４２）を通じて垂直に連結されて
いることを見せている。
【００４８】上記活性領域（４１）相互間は、第１隔離
用絶縁膜（４６）によって隔離される。
【００４９】上記活性領域（４１）と埋没された構造物
（４３）は、必要な位置に基板コンタクト（４２）を形
成することにより、その位置では、それら相互間では、
電気的に連結されるが、その他の位置では、第２隔離用
絶縁膜（４７）により相互に電気的に隔離される。
【００５０】尚、形成された構造物を、第３隔離用絶縁
膜（４５）を利用して、電気的に隔離させる。
【００５１】上記配置図（図４）からわかるように、本
発明によるＳＯＩ構造は、埋没された層に電気的特性を
有する素子、例えば、キャパシタ、抵抗、連結線等を、
個別的又は複合的に形成できるようになり、シリコン薄
膜層（４１）に形成される素子と垂直的に配置されるよ
うになるため、素子の高密度が可能になる。
【００５２】このように、素子等が垂直的に配置される
ことにより、３次元的素子配置が可能になり、新たな形
態の３次元集積回路（３−Ｄｉｍｅｎｓｉｏｎａｌ Ｉ
ｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）が実現される。
【００５３】図５は本発明に従った実施例であり、埋め
立てられた構造物がキャパシタである場合を示した断面
図である。
【００５４】キャパシタの電荷蓄電電極（５１）は、基
板コンタクト（５０）を通じて活性領域（５７ａ，５７
ｂ，５７ｃ）と垂直的に連結されて、更に、キャパシタ
の誘電膜（５２）を介して、上記電荷蓄電電極（５１）
直下に、キャパシタのプレート電極（５３）として、多
結晶シリコン層が形成されている。
【００５５】このような構造に対する製造工程順序を説
明すれば次の通りである。
【００５６】まず、シードウェハの活性領域（５７ａ，
５７ｂ，５７ｃ）の間の隔離のためにＬＯＣＯＳ方法に
より、第１隔離用絶縁膜（４８ａ，４８ｂ，４８ｃ）を
形成し、活性領域（５７ａ，５７ｂ，５７ｃ）をＳＯＩ
化するため、第２隔離用絶縁膜（４９ａ，４９ｂ，４９
ｃ）を形成した後、必要な部分に、基板コンタクト（５
０）を形成する。
【００５７】そして、キャパシタの電荷蓄電電極用多結
晶シリコン層（５１）を蒸着形成した後、キャパシタ誘
電膜（５２）を形成し、その上に、プレート電極用多結
晶シリコン層（５３）を十分な厚さに蒸着する。
【００５８】このように、プレート電極用多結晶シリコ
ン層を蒸着した後、その表面（５４）を鏡面処理して、
表面に絶縁膜（５５）が形成されているハンドルウェハ
（５６）を接着させる。
【００５９】その接着工程が完了した後、シードウェハ
を化学的、機械的に研磨しシードウェハの薄膜化工程を
行う。
【００６０】シードウェハの薄膜化は、第１隔離用絶縁
膜（４８ａ，４８ｂ，４８ｃ）が現われる地点にて中断
され、一定な厚さのシリコン薄膜が活性領域として残る
のである。
【００６１】このように、活性領域が形成された後、ノ
ードコンタクト（６０）及びプレートコンタクト（５
９）を形成し、金属膜を利用してプレート電極（６１
ａ）とノード電極（６１ｂ）を形成する。
【００６２】上記の工程等を通じて埋め立てられた形態
のキャパシタ構造物が形成される。
【００６３】本実施例に対する変形例として、プレート
電極用多結晶シリコンを、絶縁膜（５５）が形成されて
いないハンドルウェハと接着させることにより、ハンド
ルウェハを通じて、バイアス（ｂｉａｓ）を直接印加す
ることもできる。
【００６４】尚、電荷蓄電電極用多結晶シリコン（５
１）は、基板コンタクト（５０）を通じて、垂直に連結
されている活性領域に製造される半導体素子、即ち、Ｍ
ＯＳＦＥＴ又は双極型トランジスタとも直接連結が可能
である。
【００６５】あわせて、本実施例のキャパシタは、電荷
蓄電電極用多結晶シリコン（５１）の厚さが数千Å程度
で、比較的薄い、埋め立て型スタックキャパシタ（ｓｔ
ａｃｋ ｃａｐａｃｉｔｏｒ）を構造物として示した
が、埋め立て型トレンチキャパシタ（ｔｒｅｎｃｈ ｃ
ａｐａｃｉｔｏｒ）構造も、上記の製造工程と同一な方
法で製造することができる。
【００６６】図６は本発明に依るさらに異なる実施例で
あり、埋め立てられた構造物が、半導体集積回路の必要
部分相互間を電気的に連結する導線（ｉｎｔｅｒｃｏｎ
ｎｅｃｔｉｏｎ）又は抵抗（ｒｅｓｉｓｔｏｒ）として
用いられた場合を示した断面図である。
【００６７】活性領域（６２ａ，６２ｂ，６２ｃ）相互
間は、第１隔離用絶縁膜（６３ａ，６３ｂ）で互いに分
離されており、活性領域（６２ａ）と他の活性領域（６
２ｃ）を電気的に連結させるため、不純物がドーピング
された第１多結晶シリコン（６６）が埋め立てられた構
造物形態に形成されている。
【００６８】このような場合、連結線（ｉｎｔｅｒｃｏ
ｎｎｅｃｔｏｒ）又は抵抗として用いられる第１多結晶
シリコン（６６）は、第２隔離用絶縁膜（６４）に依
り、活性領域部分等と電気的に分離されて、且つ、連結
が必要な部分では、基板コンタクト（６５ａ，６５ｂ）
を通じて活性領域と電気的に連結がなされている。
【００６９】このような第１多結晶シリコン（６６）に
不純物を注入させた後、連結線又は抵抗として必要なパ
ターンを形成した後、第３隔離用絶縁膜（６７）と第２
多結晶シリコン（６８）とを形成する。
【００７０】第２多結晶シリコン（６８）表面を鏡面処
理した後、絶縁膜（６９）が形成されているハンドルウ
ェハと接着させる。
【００７１】この際絶縁膜（６９）を省略することによ
り、第２多結晶シリコンに、ハンドルウェハを通じて、
バックバイアス（ｂａｃｋ ｂｉａｓ）を印加すること
もできる。
【００７２】このように、基板接着がなされた後、シー
ドウェハは、上記図３で説明されたように、化学的及び
機械的研磨過程を通じて、第１隔離用絶縁膜（６３ａ，
６３ｂ）に達するまで薄膜化される。
【００７３】このような過程を行い形成された活性領域
中第１多結晶シリコン（６６）と連結された活性領域
（６２ａ）及び活性領域（６２ｃ）に、コンタクト（７
２ａ）及びコンタクト（７２ｂ）を、絶縁膜（７１ａ，
７１ｂ，７１ｃ）を利用して形成した後、導体（７３
ａ）及び導体（７３ｂ）等と各々連結させることによ
り、第１多結晶シリコン（６６）が、埋め立てられた構
造物として、連結線又は抵抗の役割をするようになる。
【００７４】本実施例に対する変形例として、連結線又
は抵抗に利用される第１多結晶シリコン（６６）は、基
板コンタクト（６５ａ，６５ｂ）を通じて電気的に連結
されている活性領域（６２ａ，６２ｂ）に製造される半
導体素子、即ち、ＭＯＳＦＥＴ又は双極型トランジスタ
等とも直接連結が可能である。
【００７５】付け加えて、埋め立てられた構造物薄膜の
代りに、ポリサイド（ｐｏｌｙｃｉｄｅ）又はシリサイ
ド（ｓｉｌｉｃｉｄｅ）薄膜を用いることにより、連結
線の抵抗を減少させることもできる。
【００７６】本発明による上記の製造方法と、その実施
例でわかるように、２枚のシリコンウェハを接着させて
ＳＯＩ基板を製造する時、１枚のウェハ即ちシードウェ
ハに、多層の伝導性薄膜或いは絶縁膜を利用して、キャ
パシタ、連結線又は抵抗等電気的特性を有する構造物
を、単層又は多層に形成するか、或いは、個別的又は２
種以上の種類が複合的に構成された形態の構造物を形成
した後、他の１枚のウェハ即ちハンドルウェハと接着さ
せることにより、電気的特性を有する構造物が埋め立て
られた形態の、新たなＳＯＩ基板を製造することができ
る。
【００７７】このような形態の新たなＳＯＩ基板製造技
術を利用すれば、半導体チップ（ｃｈｉｐ）面積の効率
性を増加させることが出来ると共に、特に、埋め立てら
れた構造物がキャパシタである場合、ＤＲＡＭ（Ｄｙｎ
ａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）の記憶細胞（Ｃｅｌｌ）等をより小さい面積で容易
に製作することができるようになる。
【００７８】
【発明の効果】本発明によれば、シ−ドウェハとハンド
ルウェハとの間に、電気特性を有する任意の構造物が埋
設されている新たなＳＯＩ基板を形成することができ
る。また、構造物が埋設された構造となるため、ウェハ
の面積効率も向上できる。
【図面の簡単な説明】
【図１】従来のシリコン−シリコンウェハ接合製造工程
を示す断面図である。
【図２】従来の多結晶シリコン−シリコンウェハ接合製
造工程を示す断面図である。
【図３】本発明の多結晶シリコン−シリコンウェハ接合
製造工程を示す断面図である。
【図４】本発明に依る素子配置の効率性が増大したもの
を示す概略図である。
【図５】構造物としてキャパシタが形成された本発明の
実施例を示す断面図である。
【図６】構造物として連結線又は抵抗が形成された本発
明の他の実施例を示す断面図である。
【符号の説明】
１，１７，２１・・・シードウェハ ３，１６，３６，５６，７０・・・ハンドルウェハ ２，４，６，１１，１５・・・シリコン酸化膜 ８，１４，３７，４１，５７ａ，５７ｂ，５７ｃ，６２
ａ，６２ｂ，６２ｃ・・・基板活性領域 ２７，２９，３２，３５，４５，４６，４７，４８，４
９，５２，５５，６３ａ，６３ｂ，６４，６７，６９，
７１ａ，７１ｂ，７１ｃ・・・絶縁膜 ３１，４３，５１，６６・・・多結晶シリコン構造物 ３３，５３，６８・・・多結晶シリコン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 27/12 Ｂ Ｃ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 多結晶シリコンを利用したＳＯＩ（Ｓｉ
    ｌｉｃｏｎ ＯｎＩｎｓｕｌａｔｏｒ）基板製造方法に
    おいて、 シードウェハ（２１）上に所定の厚さに第１隔離用絶縁
    膜（２７）を形成し、上記第１隔離用絶縁膜（２７）の
    上面に第２隔離用絶縁膜（２９）を形成した後、基板コ
    ンタクト（２８）を形成し、上記基板コンタクト（２
    ８）の上面に第１多結晶シリコン（３０）を蒸着及びド
    ーピングする第１工程と、 上記第１多結晶シリコン層（３０）に微細パターンを形
    成し、電気的構造物（３１）を形成した後、上記電気的
    構造物（３１）のための隔離用絶縁膜（３２）を成膜す
    る第２工程と、 上記第２工程が完了した後、第２多結晶シリコン層（３
    ３）を蒸着及びドーピングし、表面の凹凸を除去するた
    め、上記第２多結晶シリコン層（３３）を研磨して鏡面
    に処理する第３工程と、 ハンドルウェハ（３６）に絶縁膜（３５）を形成した
    後、上記電気的構造物（３１）が形成された上記シード
    ウェハ（２１）の多結晶シリコン鏡面（３４ｂ）と、上
    記ハンドルウェハ（３６）上の上記絶縁膜（３５）とを
    接着させる第４工程及び、 接合された上記二つのウェハ（２１，３６）において上
    記シードウェハ（２１）の後面（２１ａ）から上記第１
    隔離用絶縁膜（２７）が現われる時まで化学的研磨作業
    又は機械的研磨作業を通じて上記シードウェハ（２１）
    を薄膜化する第５工程を包むことを特徴とする電気的特
    性を有する構造物が埋め立てられた半導体基板製造方
    法。
  2. 【請求項２】 請求項１において、 活性領域（４１）に形成される素子の下部に任意の構造
    物が重なるようにすることを特徴とする電気的特性を有
    する構造物が埋め立てられた半導体基板製造方法。
  3. 【請求項３】 請求項１において、 ＳＯＩ基板の活性領域（３７）相互間には上記第１隔離
    用絶縁膜（２７）を、 上記活性領域（３７）と上記構造物（３１）の間には第
    ２隔離用絶縁膜（２９）を、 上記構造物（３１）と上記第２多結晶シリコン（３３）
    の間には構造物絶縁膜（３２）を、 上記第２多結晶シリコン（３３）と上記ハンドルウェハ
    （３６）の間には接着用絶縁膜（３５）を各々形成し、 上記活性領域（３７）と上記構造物（３１）と上記第２
    多結晶シリコン（３３）及び上記ハンドルウェハ（３
    ６）相互間を垂直及び水平的に絶縁したことを特徴とす
    る電気的特性を有する構造物が埋め立てられた半導体基
    板製造方法。
  4. 【請求項４】 請求項１において、 上記構造物（３１）にキャパシタ誘電膜（５２）を形成
    し、基板コンタクト（５０）とノードコンタクト（６
    ０）及びプレートコンタクト（５９）を連結することに
    より、埋没された上記構造物（３７）がキャパシタとし
    て用いられることを特徴とする電気的特性を有する構造
    物が埋め立てられた半導体基板製造方法。
  5. 【請求項５】 請求項１において、 上記第１多結晶シリコン（３０）が幾何学的大きさ及び
    不純物ドーピング濃度を調整した第１多結晶シリコン
    （６６）が素子間の抵抗線として用いられることを特徴
    とする電気的特性を有する構造物が埋め立てられた半導
    体基板製造方法。
  6. 【請求項６】 請求項１において、 上記第１多結晶シリコン（３０）の幾何学的大きさ及び
    不純物濃度を調整した第１多結晶シリコン（６６）が素
    子間の連結線として用いられることを特徴とする電気的
    特性を有する構造物が埋め立てられた半導体基板製造方
    法。
  7. 【請求項７】 請求項５又は請求項６において、 上記第１多結晶シリコン（６６）の代りにポリサイド、
    シリサイド又は耐熱金属を用いることを特徴とする電気
    的特性を有する構造物が埋め立てられた半導体基板製造
    方法。
  8. 【請求項８】 請求項５又は請求項６において、 上記抵抗線及び連結線を多層に連結することにより配線
    の効率を極大化させることを特徴とする電気的特性を有
    する構造物が埋め立てられた半導体基板製造方法。
  9. 【請求項９】 シードウェハ（２１）の全面に伝導性膜
    又は抵抗性膜を利用した任意の電気的特性を有する構造
    物（３１）を形成し、更に上記構造物（３１）上に多結
    晶シリコン層（３３）を蒸着した後、上記多結晶シリコ
    ン層（３３）の表面（３４ａ）を鏡面処理し、ハンドル
    ウェハ（３６）と上記シードウェハ（２１）の鏡面（３
    ４ｂ）を接合することにより、上記シードウェハ（２
    １）と上記ハンドルウェハ（３６）の間に、電気的特性
    を有する任意の構造物が、単層又は多層に挿入されてい
    ることを特徴とする電気的特性を有する構造物が埋め立
    てられた半導体基板。
  10. 【請求項１０】 請求項９において、 ハンドルウェハ（３６，５６，７０）と第２多結晶シリ
    コン（３３，５３，６８）の間の絶縁膜（３５，５５，
    ６９）を省略することによって、上記ハンドルウェハと
    上記第２多結晶シリコンを電気的に連結し、上記第２多
    結晶シリコンに印加されるべき電気的ポテンシャルを上
    記ハンドルウェハから与えられることを特徴とする電気
    的特性を有する構造物が埋め立てられた半導体基板。
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