JPH0654775B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH0654775B2
JPH0654775B2 JP59180664A JP18066484A JPH0654775B2 JP H0654775 B2 JPH0654775 B2 JP H0654775B2 JP 59180664 A JP59180664 A JP 59180664A JP 18066484 A JP18066484 A JP 18066484A JP H0654775 B2 JPH0654775 B2 JP H0654775B2
Authority
JP
Japan
Prior art keywords
layer
silicon
silicon dioxide
dioxide layer
germanium
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP59180664A
Other languages
English (en)
Other versions
JPS6159836A (ja
Inventor
俊郎 荻野
好仁 雨宮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
Priority to JP59180664A priority Critical patent/JPH0654775B2/ja
Publication of JPS6159836A publication Critical patent/JPS6159836A/ja
Publication of JPH0654775B2 publication Critical patent/JPH0654775B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Formation Of Insulating Films (AREA)
  • Recrystallisation Techniques (AREA)
  • Drying Of Semiconductors (AREA)

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は、集積回路などの半導体装置の製造方法、詳し
くは絶縁層の製造において、絶縁層の下地の段差もしく
は凹凸を軽減もしくは平坦化しうる絶縁層形成方法に関
するものである。特に、微細素子間分離における絶縁物
の溝埋め込み、及び配線工程における絶縁膜形成に適用
しうるものである。
(従来技術及び発明が解決しようとする問題点) 従来集積回路における微細な素子間分離の方法として、
第6図、及び第7図に示す方法が提案されていた。まず
第6図において、1は第1の導電型を有するシリコン基
板、2は第2の導電型を有するエピタキシヤル層、3は
領域2を分離するために形成された分離溝である。第6
図(a)の分離溝3を埋めるためには、まずシリコン基板
1とエピタキシヤル層2の表面を酸化してシリコン酸化
膜4を形成した後、多結晶シリコン層5を堆積する。多
結晶シリコン層5の表面は、分離溝3の幅が1μm程度
の場合、ほぼ平坦になるので、第6図(b)の形状を得
る。その後、多結晶シリコン層5をエツチングして、分
離溝3にのみ多結晶シリコン層6を残して第6図(c)の
形状を得る。さらに多結晶シリコン層6の表面を酸化
し、熱酸化膜7を形成する。以上の分離工程において
は、まず、分離溝3の形状や幅Wが異なると、第6図
(b)において多結晶シリコン層5が平坦にならなかつた
り、多結晶シリコン層5の溝内に空洞が生じたりする欠
点があつた。また、第6図(d)の多結晶シリコン層6の
酸化において、酸化膜がもとのシリコン膜に比べて約2.
4倍に膨脹することにより、エピタキシヤル層2に歪が
加わり、欠陥を誘発する欠点があつた。さらに、第6図
(d)において、分離溝3内は絶縁物で完全に埋められて
おらず、素子が形成されるエピタキシヤル層2の間の耐
圧が低い欠点があつた。
次に、第7図に示す方法について説明する。図におい
て、11は第1の導電型を有するシリコン層、12は第2の
導電型を有するエピタキシヤル層、14はシリコン酸化
膜、15は金属層である。第7図(a)では分離のための溝1
3が形状されている。第7図(a)の構造に絶縁膜16〜18を
形成する。ここで、プラズマCVD法等によつて絶縁膜
を形成すると、溝13の側壁部分の絶縁層17の部分は、絶
縁膜16及び18の部分よりもエツチング速度が大きいので
選択的にエツチング除去ができる(第7図(c))。その
後、金属層15をエツチングすると、絶縁層16は同時に除
去され、絶縁層18が分離溝内に残る。さらに、絶縁層19
を堆積し、表面を平坦にした後(第7図(d))、この絶
縁層19をエツチングして、第7図(e)の構造を得る。第
7図に示す分離工程においては、第7図(c)に示すよう
に、絶縁層16を除去するのにリフトオフという工程を含
み、そのため歩留りが悪く、工程が複雑であるという欠
点を有していた。
一方、配線工程の前に下地の段差を軽減する方法として
は、従来リンガラスのフローが用いられていた。この方
法は、1000℃前後の熱処理を必要とし、そのため素子領
域の不純物濃度が変化する欠点があつた。従つて微細な
不純物分布を有する素子に適用することができなかつ
た。さらにリンガラスは、通常集積回路工程で用いられ
るエツチング液に対して非常に溶けやすく、リンガラス
の加工において厳密な制御が必要であるという欠点を有
していた。
(問題点を解決するための手段) 本発明は上記の欠点を改善するために提案されたもの
で、耐薬品性に優れた絶縁物を簡便な方法で溝に埋め込
み、あるいは下地の段差を緩和することを目的とする。
しかして本発明は、少くとも二酸化ゲルマニウムを含む
二酸化シリコン層を水素中において熱処理することによ
つて、処理中に大きな流動性を生ぜしめ、かつゲルマニ
ウムを揮発放散させることを特徴とするものである。
次に本発明の実施例を説明する。なお実施例は一つの例
示であつて、本発明の精神を逸脱しない範囲で、種々の
変更あるいは改良を行いうることは言うまでもない。
第1図は、本発明の第1の実施例であり、絶縁物の溝埋
め込み分離に適用した場合の実施例である。第1図(a)
において、21は第1の導電型を有するシリコン基板、22
は第2の導電型を有するエピタキシヤル層、23はシリコ
ンの熱酸化膜、24は2μmの幅,1μmの深さの幅の広
い分離溝、25は1μmの幅,1μmの深さの幅の狭い分
離溝であり、同一基板上に幅の異なる分離溝が形成され
ている。第1図(a)に示す基板上に、少くとも二酸化ゲ
ルマニウムを含む二酸化シリコン層26を形成し、第1図
(b)の構造を得る。ここで二酸化ゲルマニウムを含む二
酸化シリコン層26を形成する方法として、スパツタ法、
シラン,ゲルマン,酸素等を原料ガスとする化学気相成
長法、同様のガスを用いたプラズマ堆積法、Si-Ge合金
層を堆積した後、その合金層を酸化する方法等がある。
ここでは、Si-Ge合金層の酸化により、二酸化シリコン
層26を形成した。Si-Ge合金層は、シランとゲルマンの
混合ガスを450℃で熱分解して堆積するが、酸化後の二
酸化シリコン層26中の二酸化ゲルマニウムの組成比が55
モル%となるように、シランとゲルマンのガス流量比を
調節した。二酸化シリコン層26の表面は第1図(b)に示
すごとく、分離溝の幅によつて異なる形状の凹凸を有す
る。次に、第1図(b)に示すシリコン基板を900℃で、水
素中で10分間熱処理を行なつた。熱処理後、二酸化シリ
コン層26は、第1図(c)の27に示すように表面の凹凸が
なくなり、平坦な膜となつた。また同時に二酸化シリコ
ン層27の膜厚は、水素中での熱処理前の膜厚に比べて約
1/2となつた。水素熱処理後の二酸化シリコン層27中に
は、二酸化ゲルマニウムは存在せず、5モル%以下の単
体ゲルマニウムが存在するだけであることが判明した。
さらに、二酸化シリコン層27を、通常のシリコン酸化膜
のエツチング液を用いてエツチングし、シリコン熱酸化
膜も同様にエツチングし、エピタキシヤル層22が露出し
た時点でエツチングを終了すると、第1図(d)に示す形
状が得られ、分離工程が終了する。ここで、二酸化シリ
コン層27の緩衝フツ酸液に対するエツチング速度は610
Å/分であり、シリコン熱酸化膜のエツチング速度570
Å/分とほぼ同程度であるので、第1図(d)に示すごと
く平坦な表面を得ることができる。
以上のように、この実施例において、二酸化ゲルマニウ
ムを含む二酸化シリコン層を水素中で熱処理すると、処
理中に大きな流動を生じ、様々な幅や形状を有する溝を
同時に絶縁物で埋めることができる。また、水素処理前
の二酸化シリコン層は二酸化ゲルマニウムを含むため耐
湿性や耐薬品性が純粋な二酸化シリコンに比べて劣る
が、水素処理後の二酸化シリコン層は、二酸化ゲルマニ
ウムを含まないため、純粋な二酸化シリコンとほぼ同程
度の化学的性質を示す。水素処理後の二酸化シリコン層
(第1図27)は、なお若干のゲルマニウムを含むが、こ
れを800℃、10分加湿酸素中で処理を行い、残留ゲルマ
ニウムを再び二酸化ゲルマニウムに変え、さらに、900
℃で5分間水素中で熱処理することにより、残留ゲルマ
ニウムを1%以下とすることもできる。必要に応じて、
第1図(b)の二酸化シリコン層26中にリンを添加するこ
とにより水素処理後の二酸化シリコン層27のエツチング
速度を大きくし、あるいはボロンを添加することによ
り、エツチング速度を小さくすることもできる。
この実施例においては、溝を絶縁物のみで埋めることが
でき、多結晶シリコンを用いていないので、素子形成領
域であるエピタキシヤル層22間の耐圧を高くし、容量を
低減することができる。さらに溝内に多結晶シリコンを
埋め込み、その多結晶シリコンを酸化するという工程を
用いておらず、水素中での熱処理の際に生ずる流動性を
用いて溝埋め込みを行つているため、エピタキシヤル層
22には全く歪が加わらない。分離溝24及び25付近の断面
をジルトルエツチング法で調べたところ、欠陥の発生は
全く観察されなかつた。二酸化シリコン層27〜29の電気
的特性を別の試料を用いて評価したところ、絶縁耐圧は
5×106V/cm以上、絶縁抵抗は5×1015Ω・cm以上であ
り、絶縁体として良好な特性であることが判明した。
なお、この実施例において第1の導電型を有するシリコ
ン基板21のかわりに絶縁体基板、あるいは表面に近い部
分のみ絶縁層である基板を用いた場合においても、同様
の工程によつて分離を行うことができる。
第2図は、本発明の第2の実施例を示すものであり、図
において31は第1の導電型を有するシリコン基板、32は
第2の導電型を有するエピタキシヤル層、33はシリコン
の熱酸化膜、34は底部の拡がつた分離溝で、31と32の間
でサイドエツチングが施されている。このような構造
は、31の上面に、32を成長させる前に高濃度のアンチモ
ンあるいはヒ素を拡散させておき、その高濃度拡散層の
エツチング速度の大きいエツチング液を用いてサイドエ
ツチングすることにより形成できる。次に第2図(a)の
基板31上に、二酸化ゲルマニウムを含む二酸化シリコン
層35を、シラン−ゲルマン−酸素を原料ガスとする化学
気相成長法で堆積した(第2図(b))。このとき、二酸
化ゲルマニウムの組成は、第1の実施例と同様55モル%
となるようにした。第2図(b)で、分離溝34付近の断面
を観察すると、分離溝34の底部に空洞が存在する。この
空洞は、二酸化ゲルマニウムを含む二酸化シリコン層35
の代わりに多結晶シリコンで溝埋めを行つても同様に発
生する。第2図(b)の基板を900℃で、水素雰囲気中で10
分間熱処理を行うと、二酸化シリコン層35中の二酸化ゲ
ルマニウムが揮発放散し、同時に大きな流動性が生ずる
ため、第2図(c)に示すごとく、二酸化シリコン層37の
表面は平坦であり、さらに、分離溝内に空洞は観察され
なかつた。このように、本発明を用いると、分離溝の底
部が横方向へ拡がつた形状であつても、分離溝を絶縁物
で完全に埋めることができる。第2図(c)の二酸化シリ
コン層の性質については第1の実施例で述べたとおりで
ある。
第3図は本発明の第3の実施例を示すものであり、第3
図(a)は金属配線を行う前段階でのシリコン基板の一部
である。図において41はシリコン基板、42は絶縁層、43
は多結晶シリコン抵抗体もしくは多結晶シリコン配線で
ある。ここで、通常の方法で多結晶シリコン層43を絶縁
物で覆い、コンタクト窓をあけた後金属配線を行うと、
段差44の部分で配線切れを生ずるため、歩留りの低下や
信頼性の低下を招く。この実施例では、まず二酸化ゲル
マニウムを含む二酸化シコン層45を形成し(第3図
(b))、次いで、水素雰囲気中で熱処理し、二酸化ゲル
マニウムを含まない二酸化シリコン層46を形成する(第
3図(c))。ここの手順は、第1の実施例で述べたとお
りである。ここで、二酸化シリコン層は第3図(c)の46
に示すごとく、水素雰囲気中での熱処理により、段差47
をなだらかに覆う。この効果により、二酸化シリコン層
46にコンタクト窓(第3図(d))49をあけ、金属配線48
を施したとき、多結晶シリコン層43の段差47を越える部
分での配線切れは全く観察されなかつた。また、第1の
実施例で述べたごとく、二酸化シリコン層は多結晶シリ
コン層43と第1層配線48との間の絶縁層として良好な化
学的・電気的性質を有する。
第4図は本発明の第4の実施例であつて、集積回路の多
層配線工程における層間絶縁膜の形成に適用したもので
ある。第4図(a)は第一層金属配線を行つた直後の断面
図で、図において51はシリコン基板、52は第一層金属配
線、53は第一層金属配線の端である。ここで、第一層金
属配線52としては、モリブデン,タングステン等の高融
点金属を用いる必要があり、この実施例ではモリブデン
とした。次に、第4図(a)の基板上に二酸化ゲルマニウ
ムを含む二酸化シリコン層54を堆積するが(第4図
(b))、ここでは、第一層金属52が酸化されないように
するため、二酸化ゲルマニウムと二酸化シリコンを50モ
ル%づつ含むターゲツトを用いてスパツタ法によつて形
成した。次いで水素中で900℃で熱処理を行い、段差53
を緩かに覆う(第4図(c))。第3図に示した第3の実
施例と同様の手順に従い、第2層目の金属配線56を形成
し、第4図(d)の構造を得る。この実施例においては、
高温で行なわれる処理は水素雰囲気中のみであるので、
第一層金属52は全く酸化されずに残る。また、水素中で
の処理時に大きな流動性が生ずるため、第一層金属52
が、例えば5μmの高さを有していたとしても、二酸化
ゲルマニウムを含む二酸化シリコン層54が十分厚けれ
ば、水素中での処理後の表面は、殆ど平坦であり、厚い
層間絶縁膜の形成が可能である。第5図はその工程を示
すものであり、図中61はシリコン基板、62は高融点金属
を用いた第1層金属配線であり、第4図に示した方法と
全く同じ手順で二酸化ゲルマニウムを含む二酸化シリコ
ン層63を形成し、水素雰囲気中で熱処理を施して63を二
酸化ゲルマニウムの少ない二酸化シリコン層64に変え、
かつ平坦性のよい表面を得る(第5図(c))。ここで、
第1層金属配線62上の二酸化シリコン層64は十分薄いの
で、第5図(c)の基板を、二酸化シリコンに対して通常
用いられるエツチング液、あるいはプラズマを用いてわ
ずかにエツチングすると、第5図(d)に示すごとく、第
一層金属62の表面を露出させ、かつ、62の間には十分厚
い二酸化シリコン層64を残すことができる。このように
本発明を用いると、厚い層間絶縁膜を形成し、かつ第一
層金属を、その層間絶縁膜の上部まで露出させる工程が
可能となる。
(発明の効果) 以上説明したように、本発明方法によれば、半導体基板
上に形成された溝内に絶縁物を埋め込み、分離を行う工
程において、二酸化ゲルマニウムを含む二酸化シリコン
層を堆積し、ついでこの二酸化シリコン層に水素雰囲気
中で熱処理を施し、二酸化ゲルマニウムを揮発放散させ
ることにより、二酸化ゲルマニウムを殆ど含まず、かつ
前記熱処理中に生ずる流動性により平坦化された表面を
有する絶縁層を得ることができる。従つて、形成された
絶縁膜はシリコンの熱酸化膜と同等の化学的性質を有す
ること、前記流動性により、溝埋め込み工程における歪
の発生を抑制でき、様々な形状の溝を同時に埋めること
ができる利点がある。
さらに本発明方法によれば、配線工程において、下地の
段差を緩和し、耐薬品性に優れた絶縁膜を簡便な方法で
得ることができ、必要とする熱処理温度も従来の方法に
比べて100度以上低減できる効果がある。
【図面の簡単な説明】
第1図は本発明を用いた第1の実施例で溝埋め込み分離
の工程図、第2図は本発明を用いた第2の実施例で底部
の拡がつた溝を埋め込む分離の工程図、第3図は本発明
の第3の実施例であり、金属配線前の段差緩和の工程
図、第4図及び第5図は本発明の第4の実施例であり、
段差の緩かな層間絶縁膜を形成する工程図、第6図は従
来の溝埋め込み分離の工程図、第7図は従来の溝埋め込
み分離の工程図を示す。 1……第1の導電型を有するシリコン基板 2……第2の導電型を有するエピタキシヤル層 3……分離溝 4……シリコン酸化膜 5……多結晶シリコン層 6……溝内の多結晶シリコン層 7……多結晶シリコン層6の熱酸化膜 11……第1の導電型を有するシリコン基板 12……第2の導電型を有するエピタキシヤル層 13……分離溝 14……シリコン酸化膜 15……金属層 16……絶縁膜 17……絶縁膜の側壁部分 18……溝内の絶縁物 19……絶縁層 21……第1の導電型を有するシリコン基板 22……第2の導電型を有するエピタキシヤル層 23……シリコン酸化膜 24……幅の広い分離溝 25……幅の狭い分離溝 26……二酸化ゲルマニウムを含む二酸化シリコン層 27……水素処理を施した二酸化シリコン層 28……24内の二酸化シリコン層 29……25内の二酸化シリコン層 31……第1の導電型を有するシリコン基板 32……第2の導電型を有するエピタキシヤル層 33……シリコン酸化膜 34……底部の拡がつた分離溝 35……二酸化ゲルマニウムを含む二酸化シリコン層 36……35内の空洞 37……二酸化シリコン層 41……シリコン基板 42……絶縁層 43……多結晶シリコン層 44……43の端部 45……二酸化ゲルマニウムを含む二酸化シリコン層 46……二酸化シリコン層 47……46の44の上の部分 48……第1層金属配線 49……コンタクト窓 51……シリコン基板 52……第1層金属配線 53……52の端部 54……二酸化ゲルマニウムを含む二酸化シリコン層 55……二酸化シリコン層 56……第2層金属配線 57……56の53の上の部分 61……シリコン基板 62……第1層金属配線 63……二酸化ゲルマニウムを含む二酸化シリコン層 64……二酸化シリコン層

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】半導体基板上に、少くとも二酸化ゲルマニ
    ウムを含む二酸化シリコン層を形成する工程と、ついで
    前記の二酸化シリコン層を水素中で熱処理して二酸化ゲ
    ルマニウムの一部を揮発させ、二酸化シリコン層を流動
    化させることにより、水素中での熱処理前の二酸化シリ
    コン層よりも二酸化ゲルマニウムの含有量が少ない二酸
    化シリコン層を、半導体基板上に形成する工程とを具備
    することを特徴とする半導体装置の製造方法。
JP59180664A 1984-08-31 1984-08-31 半導体装置の製造方法 Expired - Lifetime JPH0654775B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP59180664A JPH0654775B2 (ja) 1984-08-31 1984-08-31 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP59180664A JPH0654775B2 (ja) 1984-08-31 1984-08-31 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPS6159836A JPS6159836A (ja) 1986-03-27
JPH0654775B2 true JPH0654775B2 (ja) 1994-07-20

Family

ID=16087151

Family Applications (1)

Application Number Title Priority Date Filing Date
JP59180664A Expired - Lifetime JPH0654775B2 (ja) 1984-08-31 1984-08-31 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPH0654775B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63302537A (ja) * 1987-06-02 1988-12-09 Rohm Co Ltd 集積回路の製造方法
JPS6475184A (en) * 1987-09-14 1989-03-20 Toyota Auto Body Co Ltd Method and device for detecting disconnection of welding secondary cable
JPH0191976A (ja) * 1987-09-30 1989-04-11 Toyota Auto Body Co Ltd 溶接2次ケーブルの断線検出方法
US5089428A (en) * 1989-12-27 1992-02-18 Texas Instruments Incorporated Method for forming a germanium layer and a heterojunction bipolar transistor

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0060205B1 (en) * 1981-03-16 1986-10-15 FAIRCHILD CAMERA & INSTRUMENT CORPORATION Low temperature melting binary glasses for leveling surfaces of integrated circuits containing isolation grooves

Also Published As

Publication number Publication date
JPS6159836A (ja) 1986-03-27

Similar Documents

Publication Publication Date Title
US4419813A (en) Method for fabricating semiconductor device
JPS60149166A (ja) 集積回路の製造方法
JPS63107119A (ja) ステップ絶縁層を有する集積回路の製造方法
JPS58202545A (ja) 半導体装置の製造方法
JPH0654775B2 (ja) 半導体装置の製造方法
US3842490A (en) Semiconductor structure with sloped side walls and method
JPS59189677A (ja) 半導体装置の製造方法
JPH05304202A (ja) 半導体装置の製造方法
JPS6155250B2 (ja)
JPS6120154B2 (ja)
US3634133A (en) Method of producing a high-frequency silicon transistor
JPS6160580B2 (ja)
JPH0682668B2 (ja) 半導体装置の製造方法
JPH0756866B2 (ja) 半導体集積回路装置の製造方法
JPS5917529B2 (ja) 半導体装置の製造方法
JPH0244142B2 (ja) Handotaisochinoseizohoho
JPH0373139B2 (ja)
JPH023257A (ja) フィールドシールド構造を有する半導体装置およびその製造方法
JPH0427703B2 (ja)
JPS6018935A (ja) 半導体装置の製造方法
JPS59129438A (ja) 半導体装置の製造方法
JPH0370386B2 (ja)
JPS59127841A (ja) 半導体装置の製造方法
JPH05102059A (ja) 半導体装置の製造方法
JPS5839379B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
EXPY Cancellation because of completion of term