JPH0652794B2 - 薄膜ダイオードの製造方法 - Google Patents
薄膜ダイオードの製造方法Info
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- JPH0652794B2 JPH0652794B2 JP58117488A JP11748883A JPH0652794B2 JP H0652794 B2 JPH0652794 B2 JP H0652794B2 JP 58117488 A JP58117488 A JP 58117488A JP 11748883 A JP11748883 A JP 11748883A JP H0652794 B2 JPH0652794 B2 JP H0652794B2
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- 238000004519 manufacturing process Methods 0.000 title claims description 16
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/868—PIN diodes
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は液晶表示パネルの駆動に用いる薄膜ダイオード
の製造方法に関する。
の製造方法に関する。
薄膜ダイオードは非線形抵抗素子としての応用において
重要である。非線形抵抗素子の応用として、とくに液晶
表示パネルの駆動に用いることが重要視されている。
重要である。非線形抵抗素子の応用として、とくに液晶
表示パネルの駆動に用いることが重要視されている。
液晶表示パネルは広く利用され、最近は薄膜アクティブ
素子によるアクティブマトリクスが高コントラスト、お
よび高密度表示パネルとして有望視されている。
素子によるアクティブマトリクスが高コントラスト、お
よび高密度表示パネルとして有望視されている。
アクティブ素子としては薄膜ダイオードや、薄膜トラン
ジスタなどがある。このうちとくに非晶質シリコンを用
いて薄膜ダイオードを形成し、並列逆接続してダイオー
ドリングとし、非線形抵抗素子を形成する方法が、製造
の容易性や、表示品質の優良性や、拡張性などの点から
きわめて有望である。これは、アモルファスシリコンが
他の薄膜材料、たとえばセレンなどと比べて安定なこと
や、薄膜ダイオードはその活性領域を容易に連続形成す
ることが可能なことや、ダイオードリング接続ではしき
い値電圧特性の制御が容易でしかもしきい値電圧が均一
なことなどに起因する。
ジスタなどがある。このうちとくに非晶質シリコンを用
いて薄膜ダイオードを形成し、並列逆接続してダイオー
ドリングとし、非線形抵抗素子を形成する方法が、製造
の容易性や、表示品質の優良性や、拡張性などの点から
きわめて有望である。これは、アモルファスシリコンが
他の薄膜材料、たとえばセレンなどと比べて安定なこと
や、薄膜ダイオードはその活性領域を容易に連続形成す
ることが可能なことや、ダイオードリング接続ではしき
い値電圧特性の制御が容易でしかもしきい値電圧が均一
なことなどに起因する。
液晶表示パネルにおける非線形抵抗素子としての薄膜ダ
イオードを、高密度に基板上に形成する場合、液晶表示
パネルの開口率を大きくとる必要から、素子の形状を小
さくする必要がある。さらに素子の容量を小さくして素
子の特性を向上させるためにも、非線形抵抗素子の形状
を小さくする必要がある。
イオードを、高密度に基板上に形成する場合、液晶表示
パネルの開口率を大きくとる必要から、素子の形状を小
さくする必要がある。さらに素子の容量を小さくして素
子の特性を向上させるためにも、非線形抵抗素子の形状
を小さくする必要がある。
非線形抵抗素子の形状を小さくすることにおいて、最も
微細化を阻む要因は、素子製造においてパタン合わせが
必須であり、このパタン合わせのためのパタン合わせ余
裕を設けなければならないことである。
微細化を阻む要因は、素子製造においてパタン合わせが
必須であり、このパタン合わせのためのパタン合わせ余
裕を設けなければならないことである。
第１図は従来のダイオードリング接続した非線形抵抗素
子を示し、第１図(a)は平面図であり、第１図(b)は第１
図(a)のＡ−Ａ″での断面図である。
子を示し、第１図(a)は平面図であり、第１図(b)は第１
図(a)のＡ−Ａ″での断面図である。
基板１１上に第１の電極層１２を形成し、その後、全面
に半導体層１を形成し、第１の電極層１２のパタンに対
して、半導体層１のパタン位置を合わせて、半導体層１
をパタン化する。
に半導体層１を形成し、第１の電極層１２のパタンに対
して、半導体層１のパタン位置を合わせて、半導体層１
をパタン化する。
その後、全面に絶縁膜１３を形成し、第１の電極層１２
あるいは半導体層１に対してコンタクトホール２のパタ
ン位置を合わせて、コンタクトホール２をパタン化す
る。
あるいは半導体層１に対してコンタクトホール２のパタ
ン位置を合わせて、コンタクトホール２をパタン化す
る。
さらにその後、全面に第２の電極層３を形成し、第１の
電極層１２、半導体層１、あるいはコンタクトホール２
のパタンに対して、第２の電極層３のパタン位置を合わ
せて、第２の電極層３をパタン化する。
電極層１２、半導体層１、あるいはコンタクトホール２
のパタンに対して、第２の電極層３のパタン位置を合わ
せて、第２の電極層３をパタン化する。
すなわち半導体層１、コンタクトホール２、および第２
の電極層３までのパタンをそれぞれの所定の位置に正確
にパタン化しなければならない。
の電極層３までのパタンをそれぞれの所定の位置に正確
にパタン化しなければならない。
しかしながらパタン合わせ工程においては、パタン合わ
せずれが発生する。したがって、パタン合わせずれを見
込んだパタン合わせ余裕を設けなければならず、素子を
微細化することを阻んでいる。パタン合わせ余裕寸法を
小さくすることは技術的に難しく、パタン合わせ余裕寸
法より小さな素子は形成できない。
せずれが発生する。したがって、パタン合わせずれを見
込んだパタン合わせ余裕を設けなければならず、素子を
微細化することを阻んでいる。パタン合わせ余裕寸法を
小さくすることは技術的に難しく、パタン合わせ余裕寸
法より小さな素子は形成できない。
本発明の目的は、上記のような従来の問題点を解決し
て、非線形抵抗素子の微細化が可能な薄膜ダイオードの
製造方法を提供することである。
て、非線形抵抗素子の微細化が可能な薄膜ダイオードの
製造方法を提供することである。
上記目的を達成するために本発明の薄膜ダイオードの製
造方法は、基板上に第１の電極層と半導体層とを順次形
成し、エッチングを行い第１のパタンの第１の電極層と
半導体層とを形成する工程と、全面に絶縁膜を形成する
工程と、絶縁膜を異方性エッチングして第１の電極層と
半導体層との側壁にのみ絶縁膜を形成する工程と、全面
に第２の電極層を形成する工程と、第１の電極層と交差
する第２のパタンにて第２の電極層をエッチングし、さ
らに第２の電極層をマスクにして半導体層と絶縁膜とを
パタン化する工程とを有することを特徴とする。
造方法は、基板上に第１の電極層と半導体層とを順次形
成し、エッチングを行い第１のパタンの第１の電極層と
半導体層とを形成する工程と、全面に絶縁膜を形成する
工程と、絶縁膜を異方性エッチングして第１の電極層と
半導体層との側壁にのみ絶縁膜を形成する工程と、全面
に第２の電極層を形成する工程と、第１の電極層と交差
する第２のパタンにて第２の電極層をエッチングし、さ
らに第２の電極層をマスクにして半導体層と絶縁膜とを
パタン化する工程とを有することを特徴とする。
以下図面を用いて本発明の実施例における薄膜ダイオー
ドの製造方法について説明する。第３図(a)〜(f)は本発
明による薄膜ダイオードの製造方法を説明するための斜
視図である。
ドの製造方法について説明する。第３図(a)〜(f)は本発
明による薄膜ダイオードの製造方法を説明するための斜
視図である。
まず第３図(a)に示すように、基板５上に第１の電極層
６と半導体層７とを、この順番に形成し、第１のパタン
で第１の電極層６と半導体層７とを同一パタンでパタン
化する。
６と半導体層７とを、この順番に形成し、第１のパタン
で第１の電極層６と半導体層７とを同一パタンでパタン
化する。
本実施例では、基板５にコーニング社の商品名７０５９
のガラス基板を用い、第１の電極層６に酸化インジウム
スズ（ＩＴＯ）およびクロムを用い、半導体層７にアモ
ルファスシリコンからなるＰＩＮ半導体層を用いた。
のガラス基板を用い、第１の電極層６に酸化インジウム
スズ（ＩＴＯ）およびクロムを用い、半導体層７にアモ
ルファスシリコンからなるＰＩＮ半導体層を用いた。
つぎに第３図(b)に示すように、絶縁膜８を全面に形成
する。絶縁膜８としては、酸化シリコン膜をプラズマ化
学気相成長法により形成する。
する。絶縁膜８としては、酸化シリコン膜をプラズマ化
学気相成長法により形成する。
つぎに第３図(c)に示すように、反応性イオンエッチン
グ（ＲＩＥ）によるイオン３１を用いて絶縁膜８をエッ
チングする。このとき用いる反応性イオンエッチング
は、基板５に対して縦方向のエッチング速度が横方向の
エッチング速度より速い、異方性エッチングを行ってい
る。この反応性イオンエッチングにより、絶縁膜８に対
して異方性エッチングを行うことができる。
グ（ＲＩＥ）によるイオン３１を用いて絶縁膜８をエッ
チングする。このとき用いる反応性イオンエッチング
は、基板５に対して縦方向のエッチング速度が横方向の
エッチング速度より速い、異方性エッチングを行ってい
る。この反応性イオンエッチングにより、絶縁膜８に対
して異方性エッチングを行うことができる。
この反応性イオンエッチングによって、第３図(d)に示
すように、第１の電極層６と半導体層７との側壁にの
み、自己整合的に絶縁膜８を形成することができる。
すように、第１の電極層６と半導体層７との側壁にの
み、自己整合的に絶縁膜８を形成することができる。
つぎに第３図(e)に示すように、全面に第２の電極層９
を形成し、第２のパタンで第２の電極層９をパタン化す
る。本実施例では第２の電極層９としてクロムとアルミ
ニウムを用いた。ここでパタン合わせとパタン化とを行
うが、これより前の工程で半導体層７は、第３図(e)に
示すＸ方向のみパタン化されているため、第２の電極層
９のパタン合わせは、第１図に示す従来のパタン合わせ
より荒い精度でもよい。
を形成し、第２のパタンで第２の電極層９をパタン化す
る。本実施例では第２の電極層９としてクロムとアルミ
ニウムを用いた。ここでパタン合わせとパタン化とを行
うが、これより前の工程で半導体層７は、第３図(e)に
示すＸ方向のみパタン化されているため、第２の電極層
９のパタン合わせは、第１図に示す従来のパタン合わせ
より荒い精度でもよい。
つぎに第３図(f)に示すように、パタン化された第２の
電極層９をマスクとして、半導体層７と絶縁膜８とをパ
タン化する。半導体層７と絶縁膜８とをパタン化は、反
応性イオンエッチング法を用いて行った。
電極層９をマスクとして、半導体層７と絶縁膜８とをパ
タン化する。半導体層７と絶縁膜８とをパタン化は、反
応性イオンエッチング法を用いて行った。
以上の工程で、第２図に示すように、第１の電極層６と
第２の電極層９との重なった領域にのみ薄膜ダイオード
を形成することができる。
第２の電極層９との重なった領域にのみ薄膜ダイオード
を形成することができる。
以上の説明で明らかなように、第１の電極層と半導体層
との側壁に自己整合的に両者を絶縁するための絶縁膜を
形成し、さらに第１の電極層と第２の電極層との重なっ
た領域に自己整合的に薄膜ダイオードを形成することが
できる。したがって微細化して薄膜ダイオードが得られ
る。
との側壁に自己整合的に両者を絶縁するための絶縁膜を
形成し、さらに第１の電極層と第２の電極層との重なっ
た領域に自己整合的に薄膜ダイオードを形成することが
できる。したがって微細化して薄膜ダイオードが得られ
る。
そして本発明の製造方法による薄膜ダイオードを液晶表
示パネルに適用した結果、素子の形状を微細化すること
が可能になったことにより、表示パネルの開口率を大き
くとることができる。さらに非線形抵抗素子を微細化す
ることにより、薄膜ダイオードの素子容量を低減するこ
とができ、画素の画像保持のための電荷蓄積コンデンサ
ーを必要としなくとも、充分に１フレーム間の画像を保
持することができた。これは非線形抵抗素子を用いた液
晶表示パネルの製造を容易にするもので、製造コストを
削減する効果につながる。
示パネルに適用した結果、素子の形状を微細化すること
が可能になったことにより、表示パネルの開口率を大き
くとることができる。さらに非線形抵抗素子を微細化す
ることにより、薄膜ダイオードの素子容量を低減するこ
とができ、画素の画像保持のための電荷蓄積コンデンサ
ーを必要としなくとも、充分に１フレーム間の画像を保
持することができた。これは非線形抵抗素子を用いた液
晶表示パネルの製造を容易にするもので、製造コストを
削減する効果につながる。
またさらに自己整合を用いる製造方法を行っているた
め、精密なパタン合わせ、およびそれに伴う精密なアラ
イメント装置は必要とせず、製造の容易さや、製造コス
トの低減に効果がある。
め、精密なパタン合わせ、およびそれに伴う精密なアラ
イメント装置は必要とせず、製造の容易さや、製造コス
トの低減に効果がある。
第１図(a)および(b)はダイオードリング接続された薄膜
ダイオードを示す平面図および断面図、第２図は本発明
の薄膜ダイオードを示す斜視図、第３図(a)〜(f)は本発
明の薄膜ダイオードの製造方法を工程順に示す斜視図で
ある。 １…半導体層、２…コンタクトホール、３…第２の電極
層、５…基板、６…第１の電極層、７…半導体層、８…
絶縁膜、９…第２の電極層。
ダイオードを示す平面図および断面図、第２図は本発明
の薄膜ダイオードを示す斜視図、第３図(a)〜(f)は本発
明の薄膜ダイオードの製造方法を工程順に示す斜視図で
ある。 １…半導体層、２…コンタクトホール、３…第２の電極
層、５…基板、６…第１の電極層、７…半導体層、８…
絶縁膜、９…第２の電極層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 富樫 清吾 埼玉県所沢市大字下富字武野840 シチズ ン時計株式会社技術研究所内 (72)発明者 山本 悦夫 埼玉県所沢市大字下富字武野840 シチズ ン時計株式会社技術研究所内 審判の合議体 審判長 飛鳥井 春雄 審判官 山本 春樹 審判官 青木 俊明 (56)参考文献 特開 昭49−9195（ＪＰ，Ａ) 特開 昭57−106084（ＪＰ，Ａ)
Claims (1)
- 【請求項１】基板上に第１の電極層と半導体層とを順次
形成し、エッチングを行い第１のパタンの第１の電極層
と半導体層とを形成する工程と、 全面に絶縁膜を形成する工程と、 絶縁膜を異方性エッチングして第１の電極層と半導体層
との側壁にのみ絶縁膜を形成する工程と、 全面に第２の電極層を形成する工程と、 第１の電極層と交差する第２のパタンにて第２の電極層
をエッチングし、さらに第２の電極層をマスクにして半
導体層と絶縁膜とをパタン化する工程とを有することを
特徴とする薄膜ダイオードの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117488A JPH0652794B2 (ja) | 1983-06-29 | 1983-06-29 | 薄膜ダイオードの製造方法 |
| GB08416632A GB2144266B (en) | 1983-06-29 | 1984-06-29 | Method of manufacture for ultra-miniature thin-film diodes |
| FR8410296A FR2548450B1 (fr) | 1983-06-29 | 1984-06-29 | Procede de fabrication de diode en film mince ultra-miniature |
| DE19843424085 DE3424085A1 (de) | 1983-06-29 | 1984-06-29 | Verfahren zur herstellung von hoechstminiaturisierten duennschichtdioden |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58117488A JPH0652794B2 (ja) | 1983-06-29 | 1983-06-29 | 薄膜ダイオードの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS609176A JPS609176A (ja) | 1985-01-18 |
| JPH0652794B2 true JPH0652794B2 (ja) | 1994-07-06 |
Family
ID=14712955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58117488A Expired - Lifetime JPH0652794B2 (ja) | 1983-06-29 | 1983-06-29 | 薄膜ダイオードの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0652794B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS499195A (ja) * | 1972-05-12 | 1974-01-26 | ||
| JPS57106084A (en) * | 1980-12-23 | 1982-07-01 | Toshiba Corp | Amorphous silicon diode |
-
1983
- 1983-06-29 JP JP58117488A patent/JPH0652794B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS609176A (ja) | 1985-01-18 |
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