JPH01200231A - 液晶ディスプレイ用アクティブマトリクス基板 - Google Patents
液晶ディスプレイ用アクティブマトリクス基板Info
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- JPH01200231A JPH01200231A JP63024423A JP2442388A JPH01200231A JP H01200231 A JPH01200231 A JP H01200231A JP 63024423 A JP63024423 A JP 63024423A JP 2442388 A JP2442388 A JP 2442388A JP H01200231 A JPH01200231 A JP H01200231A
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Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1365—Active matrix addressed cells in which the switching element is a two-electrode device
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
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- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
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- Physics & Mathematics (AREA)
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- Optics & Photonics (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は液晶ディスプレイに用いられるアクティブマト
リクス基板に関し、特にスイッチング特性が優れかつ製
造歩留りの高いアクティブマトリクス基板に関する。
リクス基板に関し、特にスイッチング特性が優れかつ製
造歩留りの高いアクティブマトリクス基板に関する。
近年オフィスオートメーションの進展に伴い、マンマシ
ンインターフェイスとしての平板表示テバイスの開発が
活発に進められている。液晶表示装置においてもＣＲＴ
と同等以上の表示情報量を得るため、アクティブマトリ
クス基板の開発が盛んである。アクティブマトリクス基
板は金属・絶縁物・金属（ＭＩＭ）素子等の二端子素子
や薄膜トランジスタ等の三端子素子で構成される。
ンインターフェイスとしての平板表示テバイスの開発が
活発に進められている。液晶表示装置においてもＣＲＴ
と同等以上の表示情報量を得るため、アクティブマトリ
クス基板の開発が盛んである。アクティブマトリクス基
板は金属・絶縁物・金属（ＭＩＭ）素子等の二端子素子
や薄膜トランジスタ等の三端子素子で構成される。
従来の技術であるＭＩＭ素子の場合、第３図に示す模式
図のように、同一の基板上にＭＩＭ素子１２と走査電極
１と表示電極９とを形成し、対向基板に信号電極２を形
成するので同一基板内では走査電極１と信号電極２とが
交差しないため比較的製造歩留りは高いといわれている
。しかしながら素子特性が膜厚分布や界面特性に大きく
依存し不安定で特に大面禎ディスプレイを形成する際表
示が不均一で画質が低下するという欠点があった。
図のように、同一の基板上にＭＩＭ素子１２と走査電極
１と表示電極９とを形成し、対向基板に信号電極２を形
成するので同一基板内では走査電極１と信号電極２とが
交差しないため比較的製造歩留りは高いといわれている
。しかしながら素子特性が膜厚分布や界面特性に大きく
依存し不安定で特に大面禎ディスプレイを形成する際表
示が不均一で画質が低下するという欠点があった。
他の従来の技術である薄膜トランジスタの場合素子特性
は安定であるが第４図に示す模式図のように走査電極１
、薄膜トランジスタのゲート電極３、ドレイン電極４、
ソース電極５、表示電極９、信号電極２を同一基板上に
形成し対向基板に共通電極１３を形成するので同一基板
内で走査電極１と信号電極２が交差するため製造歩留り
が低いという欠点があった。
は安定であるが第４図に示す模式図のように走査電極１
、薄膜トランジスタのゲート電極３、ドレイン電極４、
ソース電極５、表示電極９、信号電極２を同一基板上に
形成し対向基板に共通電極１３を形成するので同一基板
内で走査電極１と信号電極２が交差するため製造歩留り
が低いという欠点があった。
従来の第３図に示すアクティブマトリクス基板を用いた
液晶ディスプレイは素子特性が膜厚分布や界面特性に大
きく依存し不安定で、特に大画面ディスプレイには適さ
ない。また、従来の第４図に示したものは同一基板上で
走査電極と信号電極が交差するため製造歩留りが低いと
いう欠点がある。
液晶ディスプレイは素子特性が膜厚分布や界面特性に大
きく依存し不安定で、特に大画面ディスプレイには適さ
ない。また、従来の第４図に示したものは同一基板上で
走査電極と信号電極が交差するため製造歩留りが低いと
いう欠点がある。
本発明の目的はスイッチング素子特性の安定性にすぐれ
、しかも製造歩留りが高い液晶ディスプレイ用アクティ
ブマトリクス基板を提供することにある。
、しかも製造歩留りが高い液晶ディスプレイ用アクティ
ブマトリクス基板を提供することにある。
本発明のアクティブマトリクス基板は、並行する複数の
走査電極と、マトリクス状に配置された第１および第２
の薄膜トランジスタの対と、複数の表示電極とを有し、
各対の第１の薄膜トランジスタのゲー）Ｔｉｌｔ極と、
ドレイン電極を同一の走査電極に、第１の薄膜トランジ
スタのソース電極を第２の薄膜トランジスタのドレイン
電極に、第２の薄膜トランジスタのゲート電極とソース
電極を同一の表示電極に接続して構成している。
走査電極と、マトリクス状に配置された第１および第２
の薄膜トランジスタの対と、複数の表示電極とを有し、
各対の第１の薄膜トランジスタのゲー）Ｔｉｌｔ極と、
ドレイン電極を同一の走査電極に、第１の薄膜トランジ
スタのソース電極を第２の薄膜トランジスタのドレイン
電極に、第２の薄膜トランジスタのゲート電極とソース
電極を同一の表示電極に接続して構成している。
本発明のアクティブマトリクス基板は、第１図に示す模
式図のように第１の薄膜トランジスタのゲート電極３と
ドレイン電極４を同一の表示電極に、第１の薄膜トラン
ジスタのソース電極４を第２の薄膜トランジスタのドレ
イン電極７に、第２の薄膜トランジスタのゲート電極６
とソース電極８を同一の表示電極９に接続するため同一
基板内では走査電極１と信号電極２が交差す°ることが
なく非常に歩留りが高くかつ素子特性が安定である。
式図のように第１の薄膜トランジスタのゲート電極３と
ドレイン電極４を同一の表示電極に、第１の薄膜トラン
ジスタのソース電極４を第２の薄膜トランジスタのドレ
イン電極７に、第２の薄膜トランジスタのゲート電極６
とソース電極８を同一の表示電極９に接続するため同一
基板内では走査電極１と信号電極２が交差す°ることが
なく非常に歩留りが高くかつ素子特性が安定である。
次に、本発明について図面を参照して説明する。
第２図（ａ）、 （ｂ）、 （ｃ）は本発明の一実施例
によるアクティブマトリクス基板を製造工程順に示した
平面図である。ディスプレイサイズ２４０ｍｍＸ１８０
ｍｍ、表示画素数６４０Ｘ４００ドツトの液晶ディスプ
レイ用アクティブマトリクス基板を作成した。まず第２
図（ａ）に示すように絶縁基板上にアルゴンスパッタ法
によりクロムを１０００人形成し、フォトエツチング法
によりバターニングして走査電極ｌと第１の薄膜トラン
ジスタのゲート電極３、第２の薄膜トランジスタのゲー
ト電極６とを形成する。次に第２図（ｂ）に示すように
窒化シリコン膜とアモルファスシリコン膜をプラズマＣ
ｖＤ法により連続して形成した後、フォトレジスト法に
よりゲート近傍上のアモルファスシリコンの半導体膜と
窒化シリコン絶縁膜１ｏを残し他の部分を連続してエツ
チング除去する。更に、第２図（Ｃ）に示すようにＩＴ
Ｏ（酸化インジウムスズ）をアルゴンスパッタ法により
１０００人形成しフォトレジスト法によりパターニング
して第１の薄膜トランジスタのドレイン電極４とソース
電極５、第２の薄膜トランジスタのドレイン電極７とソ
ース電極８、および表示電極を形成するとともに、第１
の薄膜トランジスタのドレイン電極４を走査電極１に接
続し第１の薄膜トランジスタのソース電極５と第２の薄
膜トランジスタのドレイン電極７とを接続し、さらに第
２の薄膜トランジスタのゲート電極６とソース電極８と
を表示電極９に接続した。このアクティブマトリクス基
板の歩留りは９５％以上でこの基板を用いた液晶ディス
プレイの画質も非常に優れていた。
によるアクティブマトリクス基板を製造工程順に示した
平面図である。ディスプレイサイズ２４０ｍｍＸ１８０
ｍｍ、表示画素数６４０Ｘ４００ドツトの液晶ディスプ
レイ用アクティブマトリクス基板を作成した。まず第２
図（ａ）に示すように絶縁基板上にアルゴンスパッタ法
によりクロムを１０００人形成し、フォトエツチング法
によりバターニングして走査電極ｌと第１の薄膜トラン
ジスタのゲート電極３、第２の薄膜トランジスタのゲー
ト電極６とを形成する。次に第２図（ｂ）に示すように
窒化シリコン膜とアモルファスシリコン膜をプラズマＣ
ｖＤ法により連続して形成した後、フォトレジスト法に
よりゲート近傍上のアモルファスシリコンの半導体膜と
窒化シリコン絶縁膜１ｏを残し他の部分を連続してエツ
チング除去する。更に、第２図（Ｃ）に示すようにＩＴ
Ｏ（酸化インジウムスズ）をアルゴンスパッタ法により
１０００人形成しフォトレジスト法によりパターニング
して第１の薄膜トランジスタのドレイン電極４とソース
電極５、第２の薄膜トランジスタのドレイン電極７とソ
ース電極８、および表示電極を形成するとともに、第１
の薄膜トランジスタのドレイン電極４を走査電極１に接
続し第１の薄膜トランジスタのソース電極５と第２の薄
膜トランジスタのドレイン電極７とを接続し、さらに第
２の薄膜トランジスタのゲート電極６とソース電極８と
を表示電極９に接続した。このアクティブマトリクス基
板の歩留りは９５％以上でこの基板を用いた液晶ディス
プレイの画質も非常に優れていた。
上記に示した一実施例の製造工程で、ゲート絶縁膜とし
てスパッタ法による酸化シリコン膜、半導体膜として蒸
着法による硫化カドミウムを使用してアクティブマトリ
クス基板を用いて作成しても同様に高い製造歩留りでこ
の基板を用いた液晶ディスプレイの画質も優れていた。
てスパッタ法による酸化シリコン膜、半導体膜として蒸
着法による硫化カドミウムを使用してアクティブマトリ
クス基板を用いて作成しても同様に高い製造歩留りでこ
の基板を用いた液晶ディスプレイの画質も優れていた。
以上説明したように本発明のアクティブマトリクス基板
は同一基板内で走査電極と信号電極とが交差することが
ないため製造歩留りが高くかつ薄膜トランジスタを２端
子素子として使用しているため素子特性が安定である。
は同一基板内で走査電極と信号電極とが交差することが
ないため製造歩留りが高くかつ薄膜トランジスタを２端
子素子として使用しているため素子特性が安定である。
したがって大面積液晶ディスプレイを高画質でしかも安
価に提供できる効果がある。
価に提供できる効果がある。
第１図は本発明のアクティブマトリクス基板を示す模式
図、第２図（ａ）、 （ｂ）、 （ｃ）は本発明の一実
施例によるアクティブマトリクス基板の製造方法を工程
順に示した平面図、第３図および第４図は従来のアクテ
ィブマトリクス基板を示す模式図である。 １・・・・・・走査電極、２・・・・・・信号電極、３
，６・・・・・・ゲート電極、４，７・・・・・・ドレ
イン電極、５，８・・・・・・ソース電極、９・・・・
・・表示電極、ｌＯ・・・・・・半導体膜と絶縁膜、１
２・・・・・・ＭＩＭ素子、１３・・・・・・共通電極
。 代理人 弁理士 内 原 音 阿１図 第３回 箭４図
図、第２図（ａ）、 （ｂ）、 （ｃ）は本発明の一実
施例によるアクティブマトリクス基板の製造方法を工程
順に示した平面図、第３図および第４図は従来のアクテ
ィブマトリクス基板を示す模式図である。 １・・・・・・走査電極、２・・・・・・信号電極、３
，６・・・・・・ゲート電極、４，７・・・・・・ドレ
イン電極、５，８・・・・・・ソース電極、９・・・・
・・表示電極、ｌＯ・・・・・・半導体膜と絶縁膜、１
２・・・・・・ＭＩＭ素子、１３・・・・・・共通電極
。 代理人 弁理士 内 原 音 阿１図 第３回 箭４図
Claims (1)
- 複数の並行する走査電極と、マトリクス状に配置され
た第１および第２の薄膜トランジスタの対と、複数の表
示電極と、各対の第１の薄膜トランジスタのゲート電極
とドレイン電極を同一の走査電極に、該第１の薄膜トラ
ンジスタのソース電極を各対の第２の薄膜トランジスタ
のドレイン電極に、各対の第２の薄膜トランジスタのゲ
ート電極とソース電極を同一の表示電極に接続したこと
を特徴とする液晶ディスプレイ用アクティブマトリクス
基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63024423A JPH01200231A (ja) | 1988-02-03 | 1988-02-03 | 液晶ディスプレイ用アクティブマトリクス基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63024423A JPH01200231A (ja) | 1988-02-03 | 1988-02-03 | 液晶ディスプレイ用アクティブマトリクス基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01200231A true JPH01200231A (ja) | 1989-08-11 |
Family
ID=12137746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63024423A Pending JPH01200231A (ja) | 1988-02-03 | 1988-02-03 | 液晶ディスプレイ用アクティブマトリクス基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01200231A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100698049B1 (ko) * | 2003-06-26 | 2007-03-23 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그의 제조방법 |
-
1988
- 1988-02-03 JP JP63024423A patent/JPH01200231A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100698049B1 (ko) * | 2003-06-26 | 2007-03-23 | 엘지.필립스 엘시디 주식회사 | 액정표시장치 및 그의 제조방법 |
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