JPH03121422A - スイッチング素子 - Google Patents
スイッチング素子Info
- Publication number
- JPH03121422A JPH03121422A JP1260429A JP26042989A JPH03121422A JP H03121422 A JPH03121422 A JP H03121422A JP 1260429 A JP1260429 A JP 1260429A JP 26042989 A JP26042989 A JP 26042989A JP H03121422 A JPH03121422 A JP H03121422A
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- JP
- Japan
- Prior art keywords
- gate
- source
- electrode
- drain
- transistor
- Prior art date
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- Pending
Links
- 239000010409 thin film Substances 0.000 claims abstract description 14
- 239000004973 liquid crystal related substance Substances 0.000 description 9
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
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- 239000010408 film Substances 0.000 description 4
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- 238000000034 method Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
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Landscapes
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Thin Film Transistor (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アクティブマトリクス形液晶デイスプレィ等
に用いられるスイ・ツチング素子に関する。
に用いられるスイ・ツチング素子に関する。
アクティブマトリクス形液晶デイスプレィのスイッチン
グ素子としては、透明ガラス基板を用いること、大面積
の素子形成が可能である等の理由により非晶質シリコン
を用いたものが一般的である。従来、この種のスイッチ
ング素子の平面図を第４図に示す、このスイッチング素
子は１個の薄膜トランジスタで成り、非晶質シリコン素
子部１３にゲート電極１４．ドレイン電極１５．ソース
電極７がもうけられ、ソース電極７に透明電極８が結合
されている。液晶デイスプレィとしては、この薄膜トラ
ンジスタで成るスイッチング素子がマトリクス状に多数
個配列された基板と透明導電膜がもうけられた対向基板
が数ミクロンのすき間をあけて、重ね合わされ、このす
き間に封入された液晶分子の配向状態を変化させて表示
動作を行なう。
グ素子としては、透明ガラス基板を用いること、大面積
の素子形成が可能である等の理由により非晶質シリコン
を用いたものが一般的である。従来、この種のスイッチ
ング素子の平面図を第４図に示す、このスイッチング素
子は１個の薄膜トランジスタで成り、非晶質シリコン素
子部１３にゲート電極１４．ドレイン電極１５．ソース
電極７がもうけられ、ソース電極７に透明電極８が結合
されている。液晶デイスプレィとしては、この薄膜トラ
ンジスタで成るスイッチング素子がマトリクス状に多数
個配列された基板と透明導電膜がもうけられた対向基板
が数ミクロンのすき間をあけて、重ね合わされ、このす
き間に封入された液晶分子の配向状態を変化させて表示
動作を行なう。
アクティブマトリクス形液晶デイスプレィは、薄膜トラ
ンジスタをゲート電圧によりＯＮ、ＯＦＦするスイッチ
として動作させ、ドレイン電極１５に印加される映像信
号電圧をソース電極７、従って、それに結合する透明電
極８に書き込み、保持されることにより透明電極部の液
晶配向状態を制御して表示を行なう。
ンジスタをゲート電圧によりＯＮ、ＯＦＦするスイッチ
として動作させ、ドレイン電極１５に印加される映像信
号電圧をソース電極７、従って、それに結合する透明電
極８に書き込み、保持されることにより透明電極部の液
晶配向状態を制御して表示を行なう。
上述した従来のスイッチング素子は１つの薄膜トランジ
スタで構成されているため、薄膜トランジスタのソース
電極とゲート電極のオーバーラツプ量にマスク合わせ精
度が影響し、ゲートパターンとソースパターンのパター
ンズレにより、ゲート・ソース容量が変化する。小型の
デイスプレィでは薄膜トランジスタアレイは１、回のア
ライメントでパターン形成されるため１アレイ内でのゲ
ート・ソース容量バラツキは、小さいが、大型のデイス
プレィでは、トランジスタアレイ基板を複数回の目合わ
せ露光よって形成するため、ショット毎にゲート・ソー
スパターン重なり量が変化する。このゲート・ソース容
量が異なるとゲート・ソース容量結合によるソース電極
電位のシフト量が異なり、液晶印加電圧に差が生じ、表
示上の差（輝度差）を生じる。
スタで構成されているため、薄膜トランジスタのソース
電極とゲート電極のオーバーラツプ量にマスク合わせ精
度が影響し、ゲートパターンとソースパターンのパター
ンズレにより、ゲート・ソース容量が変化する。小型の
デイスプレィでは薄膜トランジスタアレイは１、回のア
ライメントでパターン形成されるため１アレイ内でのゲ
ート・ソース容量バラツキは、小さいが、大型のデイス
プレィでは、トランジスタアレイ基板を複数回の目合わ
せ露光よって形成するため、ショット毎にゲート・ソー
スパターン重なり量が変化する。このゲート・ソース容
量が異なるとゲート・ソース容量結合によるソース電極
電位のシフト量が異なり、液晶印加電圧に差が生じ、表
示上の差（輝度差）を生じる。
本発明のスイッチング素子は、２つの薄膜トランジスタ
で成り、互いに１つのソース電極を共有し、２つの薄膜
トランジスタのゲート電極とドレイン・ソースの位置関
係が互いにミラー反転の関係にある構成になっている。
で成り、互いに１つのソース電極を共有し、２つの薄膜
トランジスタのゲート電極とドレイン・ソースの位置関
係が互いにミラー反転の関係にある構成になっている。
第１図は本発明の一実施例の平面図、第２図は第１図の
Ａ−Ａ断面図を示す。非晶質シリコン１．２はそれぞれ
第１．第２のトランジスタとなる。第１のトランジスタ
においては、ドレイン電極３はゲート電極５の左側にあ
り、ソース電８ｉ７は右側にある。第２のトランジスタ
では、その左右関係が逆で、ゲート電極６の左側にソー
ス電極６、右側ドレイン電極４があり、第１のトランジ
スタに対してミラー反転の位置にある。尚、８は本発明
のスイッチング素子を液晶デイスプレィに用いた場合に
、液晶に電圧を印加するための透明電極である。
Ａ−Ａ断面図を示す。非晶質シリコン１．２はそれぞれ
第１．第２のトランジスタとなる。第１のトランジスタ
においては、ドレイン電極３はゲート電極５の左側にあ
り、ソース電８ｉ７は右側にある。第２のトランジスタ
では、その左右関係が逆で、ゲート電極６の左側にソー
ス電極６、右側ドレイン電極４があり、第１のトランジ
スタに対してミラー反転の位置にある。尚、８は本発明
のスイッチング素子を液晶デイスプレィに用いた場合に
、液晶に電圧を印加するための透明電極である。
このスイッチング素子は、ガラス基板１０上にスパッタ
により形成された厚さ１０００人のＣｒをパターン化し
て、ゲート電極５．６を形成し、その後プラズマＣＶＤ
法によりゲート絶縁膜９、パターン状の非晶質シリコン
１，２を形成し、さらにスパッタにより形成された厚さ
２０００人のＣｒをパターン化してドレイン電極３，４
、ソース電極７を形成することによって製造できる。
により形成された厚さ１０００人のＣｒをパターン化し
て、ゲート電極５．６を形成し、その後プラズマＣＶＤ
法によりゲート絶縁膜９、パターン状の非晶質シリコン
１，２を形成し、さらにスパッタにより形成された厚さ
２０００人のＣｒをパターン化してドレイン電極３，４
、ソース電極７を形成することによって製造できる。
このような素子構造とすることにより、ゲートとドレイ
ン・ソースパターンのアライメントずれがあっても第１
のトランジスタのゲート・ソース重なり量と第２のトラ
ンジスタのゲート・ソース重なり量の和は、一定となり
、従って、ゲート・ソース間容量は、アライメント誤差
に依存せず一定となる。
ン・ソースパターンのアライメントずれがあっても第１
のトランジスタのゲート・ソース重なり量と第２のトラ
ンジスタのゲート・ソース重なり量の和は、一定となり
、従って、ゲート・ソース間容量は、アライメント誤差
に依存せず一定となる。
第３図は本発明の実施例２の平面図である。第１のトラ
ンジスタのドレイン電極３は、第１のトレイン線１１に
結合し、第２のトランジスタのドレイン電極４は、第２
のドレイン線１２に結合する。その他は第１図の場合と
同じである。
ンジスタのドレイン電極３は、第１のトレイン線１１に
結合し、第２のトランジスタのドレイン電極４は、第２
のドレイン線１２に結合する。その他は第１図の場合と
同じである。
以上説明したように本発明は、２つの薄膜トランジスタ
を用い、これらは互いに１つのソース電極を共有し、２
つの薄膜トランジスタのゲート・ソースの位置関係をミ
ラー反゛転の関係にある構成としたので、ソース電極と
ゲート電極の重なり量の和、そしてゲートソース容量が
露光百合せ誤差によって変化しないという効果がある。
を用い、これらは互いに１つのソース電極を共有し、２
つの薄膜トランジスタのゲート・ソースの位置関係をミ
ラー反゛転の関係にある構成としたので、ソース電極と
ゲート電極の重なり量の和、そしてゲートソース容量が
露光百合せ誤差によって変化しないという効果がある。
第１図は本発明の第１の実施例の平面図、第２図は第１
図のＡ−Ａ線断面図、第３図は本発明の第２の実施例の
平面図、第４図は従来例の平面図である。 １・・・非晶質シリコン、２・・・非晶質シリコン、３
・・・第１のトランジスタのドレイン電極、４・・・第
２のトランジスタのトレイン電極、５・・・第１のトラ
ンジスタのゲート電極、６・・・第２のトランジスタの
ゲート電極、７・・・ソース電極、８・・・透明電極、
９・・・ゲート絶縁膜、１０・・・ガラス基板、１１・
・・第１のドレイン線、１２・・・第２のトレイン線、
１３・・・非晶質シリコン、１４・・・ゲート電極、１
５・・・ドレイン電極。
図のＡ−Ａ線断面図、第３図は本発明の第２の実施例の
平面図、第４図は従来例の平面図である。 １・・・非晶質シリコン、２・・・非晶質シリコン、３
・・・第１のトランジスタのドレイン電極、４・・・第
２のトランジスタのトレイン電極、５・・・第１のトラ
ンジスタのゲート電極、６・・・第２のトランジスタの
ゲート電極、７・・・ソース電極、８・・・透明電極、
９・・・ゲート絶縁膜、１０・・・ガラス基板、１１・
・・第１のドレイン線、１２・・・第２のトレイン線、
１３・・・非晶質シリコン、１４・・・ゲート電極、１
５・・・ドレイン電極。
Claims (1)
- ２つの薄膜トランジスタを近接配置して成り、これら２
つの薄膜トランジスタは互いに１つのソース電極を共有
し、２つの薄膜トランジスタのゲート電極とソース電極
の位置関係が互いにミラー反転の関係にあることを特徴
とするスイッチング素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1260429A JPH03121422A (ja) | 1989-10-04 | 1989-10-04 | スイッチング素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1260429A JPH03121422A (ja) | 1989-10-04 | 1989-10-04 | スイッチング素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03121422A true JPH03121422A (ja) | 1991-05-23 |
Family
ID=17347811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1260429A Pending JPH03121422A (ja) | 1989-10-04 | 1989-10-04 | スイッチング素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03121422A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003195354A (ja) * | 2001-12-14 | 2003-07-09 | Samsung Electronics Co Ltd | 液晶表示装置、液晶表示装置用薄膜トランジスタ基板及びその製造方法 |
| JP2005524110A (ja) * | 2002-04-24 | 2005-08-11 | イー−インク コーポレイション | 電子表示装置 |
| JP2007279648A (ja) * | 2006-04-06 | 2007-10-25 | Chunghwa Picture Tubes Ltd | 画素構造体とその修理方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61245136A (ja) * | 1985-04-23 | 1986-10-31 | Asahi Glass Co Ltd | 薄膜トランジスタ |
| JPS62166560A (ja) * | 1986-01-18 | 1987-07-23 | Sharp Corp | 薄膜トランジスタ |
-
1989
- 1989-10-04 JP JP1260429A patent/JPH03121422A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61245136A (ja) * | 1985-04-23 | 1986-10-31 | Asahi Glass Co Ltd | 薄膜トランジスタ |
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| US7659958B2 (en) | 2001-12-14 | 2010-02-09 | Samsung Electronics Co., Ltd | Method of manufacturing liquid crystal display and thin film transistor array panel including a data wire having first and second data lines |
| JP2005524110A (ja) * | 2002-04-24 | 2005-08-11 | イー−インク コーポレイション | 電子表示装置 |
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| US7688392B2 (en) | 2006-04-06 | 2010-03-30 | Chunghwa Picture Tubes, Ltd. | Pixel structure including a gate having an opening and an extension line between the data line and the source |
| JP4642700B2 (ja) * | 2006-04-06 | 2011-03-02 | 中華映管股▲ふん▼有限公司 | 画素構造体とその修理方法 |
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