JPH06502267A - 多重マイクロコントローラのハード・ディスク・ドライブを制御するアーキテクチャ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 多重マイクロコントローラの１１−ド・ディスク・ドライブを制御するアーキテ クチャ 関連出願の参照 「ディスク・ドライブ・システムを制御するアーキテクチャ」という名称の本出 願の譲受人にｒ１１ｆＩ！された１９８７年６月２日付は米国特許出願番号下０ ５７、２８９号。

［ディスク・ドライブのソフトウェア・システムのアーキテクチャ」という名称 の本出願の譲受人に譲渡された１９８７年６月２日付は米国特許出願番号下０５ ７、８０６号。　「低電力、ディスク・ドライブ・システムのアーキテクチャ」 という名称の本出願の譲受人に譲渡されたｌ９８７年２月４日付は米国特許出願 番号下１５２．０６９号。

［複数の埋め込み型直交サーボ・フィールドを使用するディスク・ドライブ・シ ステム」という名称の本出願の譲受人に譲渡された１９８９年７月２７日付は米 国特許出願番号下３８６．５０４号。

「ディスク・ドライバに遮断モードを適用できる読み取りイコライザＪという名 称の本出願の譲受人に譲渡された１９９０年７月３０日付は米国特許出願番号下 ５５９．８９９号。

「適応性のある読み取り／書き込みチャンネル制御を採用するディスク・ドライ ブ・システムとこれの使用方法」という名称の本出願の譲受人に譲渡された１９ ８９年ＩＯ月１２日付は米国特許出願番号下４２０．３７１号。

「多重アクチュエータ・ディスク・ドライブ」という名称の本出願の譲受人に譲 渡された１９８９年１１月３日付は米国特許出願番号下４３１．５７５号。

「高性能のディスク・ドライブのアーキテクチャ」という名称の本出願の譲受人 に譲渡された１９９０年１１月９日付は米国特許出願番号第号。

「多重アクチュエータ・ディスク・ドライブ」という名称の本出願の譲受人に譲 渡された１９９０年１１月９日付は米国特許出願番号下　号。

技術分野 本発明は、一般的に、ハード・ディスク・ドライブとディスク・ドライブの電子 制御システムに関する。特に、本発明は、ハード・ディスク・ドライブのディス ク・スタックに対して１つ以上のアクチュエータの組を制御する高性能、多重処 理装置による電子制御システムに間する。

背景技術 ディスク・ドライブ・システムの開発は、市場での要求が発展し続けるのに応じ て実質的なペースで継続している。ディスク・ドライブは、フル機能のノート型 コンピュータから高性能、シングル・ユーザ、マルチタスクのワークステーショ ンに至る迄、更には広範囲汎用化された高性能マルチユーザのコンピュータ・シ ステムに至る迄の多様なシステムに用途を育している。このような異なった分野 の用途で使用するディスク・ドライブの設計要件は、実質的に変化するものであ ることは明らかであるが、多数の共通する要件も存在する。これらの要件には、 高信頼性、低電力消費、高速度のデータ・アクセスとデータ転送、及び与えられ た記憶容量に対して形状因子のサイズと重量か最小となることが含まれる。

ワークステーションと高性能汎用コンピュータ・システムの場合、ディスク・ド ライブの設計上の要件は、大容量で十分なデータ・アクセス及び転送の速度に重 点かおかれる傾向がある。加えて、実際の用途の環境によって決まるドライブの 性能を若干、またはできる限り、更には著しく改善するのに適合または強化でき るような高性能ドライブの指定した制御を実行するのに柔軟性を持たせる要望か ある。

一般的に従来の高性能ディスク・ドライブ・システムは、データのアクセス速度 を高めるために、実質的に機械的な性能向上方法に依存してきた。このような改 善には、１ディスク面に対して複数のデータ読み取り／書き込みヘッドを設ける ことが含まれる。幾つかの実施例では、複数のヘッドは共通のアクチユニーク・ アーム上に保持され、これによってトラックの所望のロケーションに到達するデ ータ・シーク行程の長さを短縮している。または、複数のアクチュエータ・アセ ンブリを使用し、独立したデータのシークか同時に発生するのを可能にしてきた 。

これらは、データの転送速度を向上させる従来の手法を機械的に実現したもので あるか、制御エレクトロニクスという観点から、駆動システムを動作させるのに 必要な独立した特定の機能を管理するための特定の専用電子サブシステムを使用 しなければならなかった。一般的に、所望する高速度のデータ転送速度を得るこ とかできるが、このような設計は、必然的に駆動制御システムのアーキテクチャ を拘束する。機械的、または高いレベルの駆動制御動作の特定の本質を変更する ことは、もし完全な再設計ではなくても、少なくともその下に位置する対応した 電子的ハードウェアのアーキテクチャを変える必要かある。更に、最初の専用電 子サブシステムの開発並びにこれの続く全ての設計変更の実行に関連するコスト とは、相当な時間とコストを投質する結果となる。

発明の開示 従って、本発明の一般的な目的は、高速度のデータ・アクセスと転送を実現し同 時に高信頼性と低コストを維持することができるディスク・ドライブ・システム と電子制御アーキテクチャを提供することである。

これは、ホスト・プロセッサ・インタフェースと記録媒体の間のデータの転送を 制御する電子ディスク・ドライブ・アーキテクチャを設けることによって達成さ れ、このアーキテクチャは、データを記憶するための１つ以上のディスク面、メ モリ・バッファ、ホスト・インタフェース、これらのディスクとデータ・バッフ ァの間のデータの転送を制御する低レベルのデータ制御装置、ホスト・インタフ ェースとデータ・バッファの間のデータの転送を制御するインタフェース制御装 置、及び上記の低レベル制御装置とインタフェース制御装置からのデータの転送 要求に応答し、上記のデータ・バッファに対してデータの保存と検索アクセスを 仲裁するアービタとバッファの制御装置を有する。低レベル制御装置とインタフ ェース制御装置は、それぞれの制御動作を実行する場合、相互に実質的に独立し て動作する。従って、データは、データ・バッファを介して両方の制御装置に対 して最適なタイミングで双方向に転送される。

従って、本発明の利点は、本発明のインタフェースと低レベルのコントローラの 双方か効率的に使用されることであり、これによって、電子制御アーキテクチャ とドライブ・システムを介するデータの処理量を最大にする。

本発明の他の利点は、インタフェース制御装置と低レベル＃制御装置のの双方が 、高性能、汎用マイクロコントローラを育し、これがファームウェアの制御プロ グラムの実行によってそれぞれの１ｌｌＪ御装置の機能の重要な部分を実行する ことである。制御アーキテクチャの残りの部分は、数を限定した専用制御回路を 使用して実行される。しかし、このような回路は、マイクロコントローラによっ て直接またはプログラム制御されるように設計され、これによって動作の柔軟性 か最大になる。

更に本発明の利点は、電子制御アーキテクチャは、それぞれのアクチュエータ装 置を取り扱うために、他の低レベル制御装置を加えるることによって拡張できる ことである。従って、データのアクセス時間を実質的に短縮することができ、一 方これに対応して本発明によって構成したハード・ディスク制御システムによっ て達成可能なデータの転送速度を増加することができる。

本発明の更に他の利点は、本発明の電子制御アーキテクチャの動作は、ファーム ウェアに記憶した制御プログラムの変更によって、電子ハードウェアのアーキテ クチャを変更することな（、実質的に変更することができることである。

本発明の更に他の利点は、これがプログラム可能な支援を提供し、集積ドライブ ・エレクトロニクス（ＩＤＥ）ホスト・インタフェースを使用する場合、このホ スト・インタフェースを介したデータ転送の待ち時間を最小にすることである。

本発明の更に他の利点は、これが所望するレベルのデータ転送とアクセスの速度 に対して、最低限の数の専用制御部品と最適な数の汎用マイクロコントローラを 使用することによって、低コストと高い柔軟性を維持することである。

図面の簡単な説明 本発明の上記及び他の利点、と機能は、添付の図面と関連させて検討した場合最 もよく理解され、ここで図面全体を通して同し参照番号は、同じ部品を示す。

第１図は、本発明の好適な実施例のアーキテクチャを示す代表例の多重アクチュ エータ制御システムのブロック図である。

第２図は、本発明の好適な実施例によって構成したディスク・ドライブ制御アー キテクチャのホスト・インタフェースと第２レベルの制御部分のブロック図であ る。

第３図は、本発明のバッファ・シーケンサとデータ転送支援の回路を詳細に示す ブロック図である。

第４図は、本発明の好適な実施例によって構成した制御支援回路の詳細プロ・ツ ク図である。

第５図は、本発明の好適な実施例によって構成したバッファ制御とシーケンサ装 置の詳細ブロック図である。

第６図は、本発明の好適な実施例によって構成したインタフェース支援回路の好 適な実施例の詳細ブロック図である。

第７ａ図は、本発明の好適な実施例によって構成した代替のインタフェース支援 回路の詳細ブロック図である。

第７ｂ図は、第７ａ図に示すインタフェース支援回路か使用するプログラム可能 なバーストの転送制御論理の詳細ブロック図である。

発明を実施するための最良の形態 Ａ、！！要・多重アクチュエータ制御システム複数のマイクロコントローラによ るハードディスク・ドライブ制御アーキテクチャを第」図に示し、一般的に参照 番号ｌＯで示す。この制御アーキテクチャ１０は、最終的にホスト・インタフェ ース１２と接続したホスト・コンピュータとディスク１４の磁気記録面の間でデ ータの転送を行う。代表例として示した実施例では、読み取り／書き込みヘッド ２０が、内径（ＩＤ）と外径（ＯＤ）のトラックによって形成されるトラック帯 の内部の同心状トラック１６の選択したトランク１６’の上方に位置する。ディ スク１４は、スビ〉・モータ１８によって回転する。

ヘッド２０は、湾曲したアーム２２の上に支持さね、次に、このアームはボイス ・コイルを付けたモータで駆動するアクチュエータ２４と接続する。更に別の複 数のディスク１４とヘッド／アーム・アセンブリ２０．２２をスピン・モータ１ ８とアクチュエータ２４の上にそれぞれ連結することができる。アクチュエータ 制御装置３２は、線２６を介して、ヘッド２０とシリアル・データの授受を行う 。制御線２８はアクチュエータ制御装置３２によって駆動さ札これによって、ア クチュエータ・モータ２４と選択したトラック＋６’に対するヘッド２０の位置 を制御する。更に、アクチュエータ制御装置３２は、スピン・モータ１８を動作 させるのに必要な通信制御信号を発生する。スピン・モータ１８を制御するのに 好適な方法と回路は、スフワイヤ他による、１９８９年ＩＯ月２４ＥＩ付けの米 国特許番号第４．８７６．４９１号で説明されている。

実質的に第１アクチユエータ制御装置３２と同一の第２アクチユエータｆＩｉＩ 御装ｆｔ３４を設置九湾曲した第２アーム４０上に取り付けられヘボイス・コイ ル・モータによって駆動される第２アクチユエータ・アーム４２に接続されたヘ ッド３６の位置決めを制御する。線３８は、ヘッド３６とアクチュエータ制御装 置３４の間で行われるシリアル・データの転送を可能にする。同様に、アクチュ エータ制御信号か線４４を介してアクチュエータ制御装置３４からアクチュエー タ・アーム４２のボイス・コイル・モータに供給される。第４アクチユエータ制 御装置３２は、スピン・モータ１８を制御するので、この機能は第２アクチユエ ータ制御装置では実行されないか、または、その代わりに結線しないままにしで ある。

第２アクチユエータ制御装置３４の動作は、第１アクチユエータ制御装置３２と は実質的に映立していえる。従って、ヘッド３５は、ヘッド２０が上に位置する 同じトラック１６’を育するディスク１４の磁気記録面の上の選択したいづれの トラック１６に対しても位置決めすることができる。

データ信号と制御信号は、アクチュエータ制御装置３２．３４によって、独立し たデータ・バスと＃御バス４６．４８を介して、ホスト・インタフェース装置５ ０に転送される。本発明の好適な実施例によれば、ホスト・インタフェース装置 ５０は、このホストとの通信に応答し、インタフェース１２を介して、制御要求 とデータ要求を交換し、制御要求とデータ要求を満足する必要かある場合、対応 する一連の１つ以上の＃御要求とｆｆ１ｉ御データを、ディスク１４に対してデ ータを検索または記憶するのに適するように、一方または両方のアクチュエータ 制御装置３２．３４に送る。

アクチュエータ制御装、ｆｉ３２．３４は、ディスク・データのバッファ用の独 立した共存メモリを内蔵し、ホスト・インタフェース５０とディスク１４の間を 転送中のデータを保持する。データは、共有メモリ内で待ち行列か作られた場合 、もし必要ならば、アクチュエータ制御装置３２．３４からマイクロコントロー ラ５２に転送するために受け入れるのに先立って、ホスト・インタフェース装置 ５０によって監視と処理を行うことができる。この目的のため、またマイクロコ ントローラ５２かアクチュエータ制御装置３２．３４とホスト・インタフェース 装置５０の動的な機能をプログラムに基づいて制御できるため、データ、アドレ ス及び制御バス５４を設ける。このバス５４は、制御及びデータ・バス４６．４ ８とは独立して、メモリとＶＯが、アクチュエータ制御装置３２．３４とホスト ・インタフェース装置ｓｏ内の制御及び状態レジスタに対してマツピングによる アクセスを行うことを可能にする。

アクチュエータ制御装ｆ！ｉ３２．３４は、それぞれホスト・インタフェース装 置５０、マイクロコントローラ５２及びシリアル・データ線２６．３８によって 示される対応するディスク・データ・チャンネルの間を仲裁アクセスし、アクチ ュエータ制御装置３２．３４の共有メモリを介したデータの転送に責任を持つ。

このように設けられた［６及びデータの経路のアーキテクチャは、ヘッドのシー クとトラックをトレースする位置決めとディスク１４と共存メモリの間のデータ の読み取り／書き込み転送を制御することを含む低レベルのディスク制ｉａ１機 能を、ホスト・インタフェースの命令の復号と管理及びインタフェース１２とア クチュエータ制御装ｆｔ３２．３４の共有メモリの間のデータの転送のサポート を含むマイクロコントローラ５２によって実行される高レベルの機能から実質的 に切り離す。従って、システム１０ホストとと低レベルの局面の間の対話は、共 有メモリに対する仲裁されたインタリーピングに実質的に制限され、マイクロコ ントローラ５２とアクチュエータ制御ａＥＩ装ｆ１３２．３４は、継続的に動作 しそれぞれの機能をサポートして動作する。

Ｂ、インタフェースと単一／多重のアクチュエータの制御システムのアーキテク チャ 一般的に、第２図は、共に参照番号６０によって示すインタフェースと単一のア クチュエータ制御装置を実現する制御システムの詳細なブロック口を示す。イン タフェース制御装置のレベルは、ホスト・インタフェース装置５０とマイクロコ ントローラ５２を有する。本発明の好適な実施例では、マイクロコントローラ５ ２は、モトローラ社の６８Ｆ（Ｃ１ｌシングル・チップのマイクロプロセッサで あり、これは、システム・クロック速度４メガヘルツ（４ＭＨｚ）で動作する。

この６８Ｆ（Ｃ１１は、モトローラ・データ・ブック　で説明さね、モトローラ ・セミコンダクタ社（住所）より入手できる。更に含まれるのは、ランダム・ア クセス・メモリ（ＲＡＭ）装置６２とリード・オンリ・メモリ（ＲＯＭ）装置６ ４である。このＲＯＭ装置６４は、マイクロコントローラ５２によって実行され る制御プログラムを記憶するために使用する。これらのＲＡＭ、ＲＯＭとホスト ・インタフェース装置ｆ６２．６４，５０は、マイクロコントローラ５２のメイ ン・アドレス、１ｉＩＩ御及びデータ・バス５４を介してアクセスできる。

第２図に示す残りの部品は、本発明の単一のアクチュエータ制御装置を作る。

このアクチュエータ制御装置は、バッファ／シーケンサ装置６６とバッファＲＡ Ｍメモリ６８によって実現される共有メモリを有する。バッファ／シーケンサ装 置６６は、バッファ・メモリ６８をアクセスするために使用するアドレスを独自 に発生し、バス７０を介してこれを設ける。共有データ・バス７２は、ホスト・ インタフェース装置５０とバッファ・メモリ６８の面、及び、これとは別に、バ ッファ／シーケンサ６６とバッファＲＡＭ６８の間でデータの転送を可能にする 。

ホスト・インタフェース装置５０によるバッファＲＡＭ６８へのアクセスは、線 ７４を通過する要求と確認の制御信号を交換することによって、バッファ／シー ケンサ６６によって仲裁される。

バッファ／シーケンサ６６は、マイクロコントローラ５２がバッファＲＡＭ６８ の内容をアクセスしてこれを変更するためのページ・モードのアクセス・データ 経路をまた実現する。これは、アドレス、制御及びデータ・バス５４のデータ・ バス部分をデータ線７２とページ・モードのアドレス発生制御論理装置に接続し ている内部データ経路によって実現される。

第２マイクロコントローラ８０が設けら札これはアクチュエータ制御装置のの全 ての動作を制御する。再び、マイクロコントローラ８０は４ＭＨ２のモトローラ 社の６８８Ｃ１１マイクロプロセツサであるおか好ましい。このマイクロコント ローラ８０は、メイン・データ・アドレス・バスと制御バス８６を介して、ＲＡ Ｍ装置８２とＲＯＭ装置８４に接続されている。このＲＯＭ装置６４は、マイク ロコントローラ８０によって実行される制御プログラムを記憶するために設けら れ、トラック＋６’にに対するヘッド２０のトラックをトレースする制御、選択 したいづれかのトラック１６の間に於けるヘッド２０のシークの制御、データを ディスク１４の面の間で、更にバッファ／シーケンサ６６を介してバッファＲＡ Ｍ６８へ読み取り／書き込み転送すること、最後にスピン・モータ１８の回転を 上げる制御と速度の制御といった低レベルの制御機能を提供する。

バッファ／シーケンサ６６は、マイクロコントローラ８０をサポートし、ディス ク・データとサーボ・シーケンサの制御論理を有するのか好ましい。これらのシ ーケンサは、複数の制御レジスタによってプログラムされ管理されるのか好まし く、これらのレジスタは、データ・アドレス及び制御バス８６を介してマイクロ コントローラ８０にアクセスできる。読み取り／書き込み支援回路９ｏをまた設 け、一般的に線１０４　（ＷＤＡＴ）上にシリアル化したデータを発生させるこ とと、入力線１０６１□からの差動読み取り生データ信号を受け取ることに必要 なアナログ信号処理機能を実行する。イコライザ回路９２は、前に示した「ディ スク・ドライブに適用できる遮断モードを有する読み取りイコライザ」と題され た米国特許出願に開示されるように構成されて動作し、１Ａ１０Ｂを介して読み 取り／書き込み支援回路９０と接続される。線１１０を介して読み取り／書き込 み支援回路９０と接続される電圧制御発振器（ＶＣＯ）９４は、線＋０８を介し て受け取った生データからデータのクロックを再び発振するのに使用する。この 生データ、即ちデータのクロックとクロックによって分離したＮＲＺデータは、 線！００を介してバッファ／シーケンサに戻る。

制御支援装置８８は、アドレス、データ及び制御バス８６と接続され、アクチュ エータのシーク、トラックのトレース及びスピン・モータの制置機能を実行する 場合の、マイクロコントローラ８０に対する基本的なハードウェアのサポートを 提供する。特に、制御支援装置ｔ８８は、デジタル／アナログ変換器（ＤＡＣ） と電力ドライバを実現して差動制御信号（±ＶＣ）を発生し、この信号を使用し てアクチュエータ２４のボイス・コイル・モータを駆動する。このデジタル／ア ナログ変換器に対する入力は、プログラム可能なデータ・レジスタであり、これ はデータ・アドレス及び制御バス８６を介してマイクロコントローラ８０によっ て書き込むことができる。同様の方法で、アドレス、データ及び制御バス８６を 介して書き込むことかできる制御レジスタは、制御支援装置８８内にプログラム 可能な内部インタフェースを設置九このインタフェースは、線１１４に供給され アクチュエータ・アームのラッチを使用可能または使用禁止にする制御信号、線 １１６に供給されアクチュエータ通信状態を設定する制御信号、線＋２８に供給 され読み取り／書き込み支援回路９０の適ｍできる＃衡プロファイル状態を設定 する制御信号、及び線１３０に供給され読み取り／ｉＦき込み支援回路９０に間 接的に電力を供給する制御信号の状態を設定する。

制御支援装置８８の好適な単一チップの実施例では、スピン・モータ１８を直接 駆動するのに十分な駆動電流は制御支援装置８８を介して供給できない。従って 、線１１６に供給される通信＃Ｉ卯信号を使用して、Ｈ童にブリッジ構成した電 力ＦＥＴ回路９６を制御し、次に、この回路は三相の直接通信制御信号を線１１ ８上（Ｓｐ　１ｎＡ−ｃ）に発生する。Ｈ型ブリッジ回路９６からの電流帰還経 路は、線！２０を介して制御支援装置８８に設けられる。この電流による帰還は 、電圧レベルに変換され、線１２２の１本を介してマイクロコントローラ８０の それぞれのアナログ／デジタル変換器の入力に供給される。

本発明の好適な実施例で埋め込み型サーボ制御サブシステムを実現するバッファ ／シーケンサ６６のサーボをシーケンス化する部分は、データ線１００の１本を 介して読み取り／書き込み支援回路９０によってバッファ／シーケンサ６６に戻 された生データに応答する。これに応答して、バッファ／シーケンサ６６の内部 サーボ・シーケンサ論理は、多数のサーボ制御信号９８．、を発生し、ディスり １４から受け取った制置情報に対してアクチュエータ制御装置の動作を同期させ 管理する。内部サーボ・シーケンサは、サーボ・バーストのゲート信号のシーケ ンスを更に発生し、これらの信号は線１０２を介して読み取り／書き込み支援回 路９０に供給される。これらのサーボ・バーストのゲート信号を使用してアドレ ス・マークか検出された信号の発生から計時されたそれぞれのサーボ・バースト をゲートし、またこれらのゲート信号はＪ１９８１上でそれぞれのピーク信号線 ＋２６にも供給される。制御支援装置８８は、一般的に朦１２６を介して受信し たピーク信号の各々のためにサンプル及びホールド回路を有する。ピーク・サン プル及びホールド回路の出力は、マイクロコントローラ８０の対応するアナログ ／デジタル入力への線１２２のそれぞれ１本に供給される。この方法では、マイ クロコントローラ８０は、所望する現在のトラック１６′に対するヘッド２０の トラックを外れた相対的な位置を得て判定することがきる。トラックを外れた状 態を補償するため、またはシーク動作中のアクチュエータの加速度のプロファイ ルを変更するために、マイクロコントローラ８０は適当なアクチュエータ位置補 正のデジタル値を計算し、このデジタル値は、次に、制御支援装置８８内のボイ スコイル・モータの位置変更制御レジスタに書き込まれる。

最後に、マイクロコントローラ８０は、データを読み取りまたは書き込むために 使用する特定の読み取り／書き込みヘッド２０を直接選択するように動作し、こ こで、それぞれのヘッドは、複数のディスク面からデータを読み取りこれらのデ ィスク面データを書き込むのに設けられている。特に、ヘッド選択線１２４は従 来のヘッド・データ・マルチプレクサ回路とプリアンプ回路（図示せず）に接続 され、読み取り／書き込みヘッド２０の対応する１つに対して電子データ・チャ ンネルを選択的に使用可能にする。他の機能、例えば、線１２６を介してイコラ イザ回路９２を使用可能にするような機能も、またマイクロコントローラ８０に よって直接実行される。

インタフェースとアクチュエータ制御装置は共に参照番号６０によって示され、 単一のアクチュエータ・アセンブリ２０．２２．２４を介してホスト・インタフ ェース１２とディスク１４の間に完全な制御及びデータ経路を実現する。しかし 、本発明のアーキテクチャは、モジュールの拡張を容易に可能にし、アセンブリ ３６．４０．４２のような複数のアクチュエータ・アセンブリをアーキテクチャ の重要な変更を行うことなく、アーキテクチャ全体の中に含ませることかできる 。

特に、ホスト・インタフェース装置５０の好適な実施例には、第２低レベル制御 装置の共有バス７６と要求／確認線７８か設けられる。アクチュエータ制御装置 ３２の複製は、一般的にバッファ／シーケンサ６６′、バッファ・メモリ６８′ 、マイクロコントローラ８Ｑ’　、ＲＡＭ８２’　、ＲＯＭ８４’　、制御支援 装置８８′及び読み取り／書き込み支援回路９０′を有し、アクチュエータ制御 装ｒＩｔ３２の場合と基本的に同じ方法で相互に接続され、共有データ・バス７ ６、要求／確認線７８を介してホスト・インタフェースと接続され、データ、ア ドレスと制御のバス５４にも接続さ法事２アクチュエータ・アセンブリ３６．４ ０．４２にフル機能と独立１ｉＩＩ御を供給する。再び、留意すべき相違点は、 このような第２アクチユエータ制御装置は、スピン・モータ１８の制御を行う必 要がないことであり、もしあっても、冗長モード即ちバック・アップ・モードの 場合だけである。

１、バッファ／シーケンサと読み取り／書き込み支援回路第３図を参照して、バ ッファ／シーケンサ６６と読み取り／書き込み支援回路９０を詳細に示す。図示 のように、バッファ／シーケンサ６６は、インタフェース・マイクロプロセッサ ５２に対するデータ・アドレス及び制御バス５４　＋−ｓ上にメモリによってマ ツピングされた周辺装置として表わされる。要求／確認線７４は別個のイネーブ ル線、要求線、確認線及びバイト・カウント信号線、１３１．１３２、＋３３を 有するのが好ましい。ホスト・インタフェース装置５０は線＋３２を介してデー タ転送要求を供給することができる。仲裁か成功した時点で、バッファ／シーケ ンサ６６は、１３４を介して確認信号を供給する。

バイト・カウント線１３６は、要求／確認の各周期で転送されるべきバイト数を コード化する。バッファ６８に対するデータのアクセスと転送の効率を高めるた めに、ｌ乃至４バイトの書き込みのバースト・シーケンスが、要求／確認の各周 期でバッファ６８に転送される。静的ＲＡＭでバッファ・メモリか構成される場 合、単一バイトの転送を選択するのか好ましい。ページ・モードの動的ＲＡＭを 使用する場合、従来のページ・アクセスによるアドレスによって、ｌ乃至４バイ トを高速シーケンスで転送することか可能になる。最後に、ホスト・インタフェ ース装ｒＩＬ５０によってデータがバッファ・メモリ６８に転送された場合、バ ッファ／シーケンサ６６によってイネーブル信号が発生される。転送の方向は、 ホスト・インタフェース装ｒＩｔ５０とバッファ／シーケンサ６６の両者に対し て、ホスト・マイクロコントローラ５２によって、前もってプログラムされてい る。線＋３１上のイネーブル信号を使用して、確認／データ転送周期を予期して ホスト・インタフェースの共有データ・バス・ドライバ回路をイネーブルする。

このイネーブル信号は、データの供給源かバッファ・メモリ６８である場合、当 然使用されず、バッファ６８のデータ・ドライブ回路は制御線７０．上の信号に よってイネーブルされる。従って、バッファ６８に転送された全てのデータは、 共有データ・バス７２によって転送されたものである。バッファ／シーケンサ６ ６は、アドレス線７０Ｉとメモリ・アクセス制御線７０．を駆動するのに必要な 、アドレス発生装置とバッファ制御回路を内蔵する。

マイクロプロセッサ５２の割り込み入力に１１１３８を設ける。マイクロプロセ ッサ８０か処理装置１間の命令と付随するデータをマイクロプロセッサ５２に転 送するためにデータ、アドレス及び制御バス８６Ｉ−＋を使用する場合、バッフ ァ／シーケンサ６６は、常に線１３８に割り込み信号を供給する。特に、マイク ロコントローラ５２は処理装置間の命令とデータ・レジスタを使用し、命令をマ イクロコントローラ８０に送って次に実行しようとする動作を選択する。従って 、ホスト・インタフェース１２を介して受け取った命令は、局部ＲＡＭメモリ６ ２に転送され、マイクロコントローラ５２によって、対応する低レベルの命令の ソーケンスに分解され、これらの命令はアクチュエータ制御装置３２．３４によ って順に実行される。表１とＩＴは、好適な処理装置間の通信レジスタのセット を詳細に示す。

表　Ｉ マイクロコントローラｌの通信レジスタレジスタ　寸法　ディレクトリ　機能 状悪　８ビツト　読み取り　命令とマイクロコントローラ２のデータの妥当状 態ビット マイクロコント　８ビツト　書き込　マイクロコントローラ１にローラ１の命令 　よって書き込まれた命令の値 マイクロコント　８ビツト　読み取り　マイクロコントローラ２にローラ２の命 令　よって書き込まれた命令の値 マイクロコント　１６ビツト　書き込み　マイクロコントローラｌにローラｌの データ　よって書き込まれたデータ値マイクロコント　１６ビツト　読み取り　 マイクロコントローラ２にローラ２のデータ　よって書き込まれたデータ値表Ｉ Ｉ マイクロコントローラ２の通信レジスタレジスタ　寸法　ディレクトリ　機能 状９　８ビツト　読み取り　命令とマイクロコントローラ１のデータの妥当状態 ビット マイクロコント　８ビツト　読み取り　マイクロコントローラＩにローラ１の命 令　によって書き込まれた命令の値 マイクロコント　８ビツト　書き込み　マイクロコントローラ２にｏ−ラ２（Ｍ ｔ令　よって書き込まれた命令の値 マイクロコント　１６ビツト　読み取り　マイクロコントローラ１（；ローラｌ のデータ　よって書き込まれたデータ値 マイクロコント　１６ビツト　書き込み　マイクロコントローラ２にローラ２の データ　よって書き込まれたデータ値 バッファ／シーケンサ６６は、データをディスク１４へまたはディスクＩ４がら 制御して転送するのに必要なディスク・データ・シーケンサとサーボ・シーケン サを更に実現する。スプリット・セクタ、カッド・サーボ・バースト、埋め込み 型のサーボ制御システムを使用するのか好ましく、これによって、セクタ・ヘッ ダの情報は現在選択しているヘッド２０によって継続的にディスクから読み取ら ０、ヘッド２０によってトラックをトレースすることを可能にする。差動読み取 り生データは、線１０６　＋、ｔを介してイコライザ９２とＤＣ阻止コンデンサ Ｃ３とＣ６を通過し、線１０８　＋、を介して読み取り／書き込み支援回路９ｏ に供給される。差動生データに基づいたシングル・エンド差動信号を生データ信 号（ＲＤＡＴ）として線１４０を介してバッファ／シーケンサ６６に供給する。

この読み取り／書き込み支ｆｊｉ回路９０は、またデータ・クロックを生データ の流れから隔離し、対応するクロック信号を、線１４２を介してバッファ／シー ケンサ６６に供給する。これらの信号から、バッファ／シーケンサ６６は、その 内部サーボ・シーケンサ論理によって、このデータの流れの中でアドレス・マー クが発生するのを検出することができる。このアドレス・マークはセクタ・／＼ ツダの始めを示す。対応するアドレス・マーク信号は、アドレス・マーク検出信 号として、また割り込み信号として、線９８．を介してマイクロコントローラ８ ０に供給される。この割り込み信号を使用して、マイクロコントローラ８０によ って実行されるファームウェアのプログラムをディスク１４の特定の回転位置に 同期させる。

本発明の好適な実施例によれば、一連の４つのサーボ・バーストのゲート信号は 、線１４６を介して読み取り／書き込み支援回路９０に供給され、セクタ／ヘッ ダから得た生データ信号のそれぞれの部分をピーク線１５０Ｉ−４にゲートする 。

これらのゲート信号は、本発明の好適な実施例で使用される直交サーボ・バース ト・パターンを隔離することを意図する。直交サーボ・バースト・パターンを使 用するこの方法は、矛盾なく本発明で使用され、前に示した米国特許出願の［複 数の埋め込み型直交サーボ・フィールドを使用するディスク駆動システム」で説 明されている。レジスタｔｓｚ＋−ａとコンデンサ１５４１−４は、４つの並列 ピーク信号検出回路を実現する。検出されたピーク信号は、次に、線１２２１− ４　（ＩＡ−ＬＤ）に供給される。

バッファ・シーケンサ６６のサーボ・シーケンサ論理は、更に線１４４を介して 読み取り／書き込み制御信号を読み取り／書き込み支援回路９０に与え、一般的 にバッファ・シーケンサ６６内のディスク・データ・シーケンサ論理によって決 定されるように、最終的にマイクロコントローラ８０の指示によってセクター・ データ・フィールドの読み取り、または書き込みを選択する。セクターのヘッダ は、常に埋め込み型サーボ・トランク・トレース機能にサポートされて読み取ら れる。データをデータ・シーケンサ論理によってディスク１４上のセクター・デ ータ・フィールドに転送すべき場合、シリアル化したデジタル・データを書き込 みデータ線１４８上で読み取り／書き込み支援回路９０に供給する。このデータ は、続いて書き込みデータ線１０４上でヘッド・マルチプレクサ回路とプリアン プ回路（図示せず）に供給され、ディスク１４の面上に記録するのに適したアナ ログ信号に変換される。

最後に、バッファ・シーケンサ６６内のサーボ・シーケンサは、更にサーボ・セ クター・ヘッダからセクターのＩＤ番号を読み取るために設けられる。セロ・サ ーボ・セクター１Ｄを読み取った時αで、＃を標信号を発生して線９８４を介し て供給する。

２、制御支援回路 制御支援回路８８の内部ブロック図を第４図に示す。アトバス復号装置１６０は 、アドレス及び制御ハス８６１．を受け取り、次に、個々に選択したイネーブル 信号をそれぞれの線＋６２を介してスピン・ラッチ１６４、読み取り／書き込み 経路制御ラッチ１６６、デジタル／アナログ変換器（ＤＡＣ）のラッチ１６８、 及び内部制御ラッチ１７４に供給する。データ・ハス８６１は、低レベルマイク ロコントローラ８０が通信の状態を定義するデジタル・ワードをスピン・ラッチ １６４に畜き込むことを可能にする。次に、対応する状慇＄ｔｌＪ御信号か出力 線＋１６に供給される。

読み取り／書き込み経路制御ランチ１６６は、読み取り／書き込み支援回路９０ によって使用された場合、データ・バス８６．からデータ・ワードを受（ブ取り 、このデータ・ワードは、読み取りデータのタイミング窓に対する調整値、読み 取り信号の識別しきい値及び書き込み電流のレベルををデジタル的に決定する。

読み取り／Ｉき込み経路制御ランチ１６６のデジタル出力は、線１２８＋−１を 介して供給された場合、３つの多重ビット２進符号化値を供給し、これらの値は 、レジスタ重み付は回路（図示せず）を通過すると、読み取り／書き込み支援回 路９０によって使用されるべき所望するタイミング窓の遅延、読み取りしきい値 の電位及び書き込み電流レベルの変化と比例するアナログ信号値を供給する。こ れらの適応可能な読み取り／書き込みチャンネル制御値を使用する好適な方法は 、前に示した米国特許出願「適応可能な読み取り／書き込みチャンネル制御値を 使用するデジタル式駆動システムとその使用方法」に述へられている。

ＤＡＣラッチ＋８８を設け、トラック′に対するヘッド２０の位置に対する電流 の調整を決定するデジタル値を保持する。ＤＡＣラッチ１６８の出力は、線＋７ ０を介してＤＡＣドライバ装置１７２に供給する。ＤＡＣドライバ１７２内のデ ジタル／アナログ変換器は、このデジタル値を対応するアナログ値に変換する。

増幅係数を線１７６を介して内部制御ラッチ１７４の電流バッファから供給され るＭｍ信号によって可変にｆ／ｉ１ｍされているアナログ増幅器は、このデジタ ル／アナログ変換器の出力を増幅する。増幅されてもされなくても、その結果得 られるアナログ信号は、内部で供給されるＶｏｏｔ＃ｆ　１８８で動作し、高出 力電流が可能なドライバに供給される。次に、このアナログ・ドライバは、高電 流か可能な差動電圧をボイス・コイルの制御線＋１２に供給する。

内部制置ラッチ１７４を設け、データ・バス８６１からのデジタル・ワードをラ ッチする。このラッチされたワードのビット位置は、線１７６に供給される増幅 制御信号、線１７８に供給される変換イネーブル信号、線１８２を介したアラエ イフ・イネーブル信号、及び線１８４上のアンラッチ制御信号のそれぞれの状態 を決定する。このアラエイフ制御信号は、ＤＡＣドライバ１７２とラッチ・ドラ イバ回路＋９０の通常動作をイネーブルするために供給される。このアラエイフ 信号かないと、ＤＡＣとラッチ・ドライバ回路１７２，１９０の高い動作電流の 部分を事実上使用ディスエーブルする。次に、このアンラッチ制御信号を、線１ ８４に供給された場合、取り消すと、ラッチ回路１９０がアクチュエータ・ラッ チを解放する結果となる。このラッチは、線＋１４上の対応するランチ信号によ って動作する。このラッチ信号か線１１４に存在しないと、アクチュエータを、 一般的にトラック帯域■６の内径の内部にある予め選択したランディング・ゾー ン上にヘッド２０を位置させて、機械的に保持することができる。

電源Ｖ、１８６によって動作され電源スィッチ１９２によって、低電力モードと 更に低電力消費スリーブ・モードの選択か可能になる。この低電カモートとスリ ーブ・モードは、それぞれ、線１８０ｊを介する周期制御信号と線１８２にアラ エイフ制御信号を供給することによって選択する。両方の信号は、内部制御ラッ チ１７４内の対応するビットをセントまたはリセットすることによって発生され る。周期制御信号単独の状態によって、５Ｖ電力か切り替えによって÷５Ｖ、線 １３０に供給されたり切られたりする。線１３０から電源を消すと、読み取り／ 書き込み支援回路９０の動作か実質的に遮断される。アラエイフ制御信号を取り 消すと、線１３０に切り替えて供給されている＋５Ｖｃと線１８８に切り替えて 供給されている１２ボルト電源Ｖ０か遮断する。従って、ＤＡＣドライバとラッ チ・トライバ１７２、＋９０による電力消費もまたスリーブ・モードの持続期間 は遮断される。

電流７７′電圧バツフア１９４を設けて！＋２０上のスピン戻り電流をスピン検 知ｊ１１２２．上の対応する電圧レベルに変換する。電流／電圧バッファ１９４ は、線１８２に供給されるアラエイフ制御信号に応答し、スピン・ドライバ回路 ９６からの電流帰還経路を開放する。従って、スリーブ・モードでは、ドライバ ９６とスピン・モータ１８による電力消費らまた除去される。

最後に、制御支援回路８８は、利得と差動増幅器装置１９６を有する。この装ｆ ｔ１９６は、ピーク・ホールド回路＋５２＋−，１５４，−、から線１２６、− 、に供給されるピーク・アナログ電圧を受け取る。これに応答して、利得と差動 増幅器装ｆｔ１９６はピーク出力！　ｌ　２２２−５　＋＝を流をバッファした アナログ電圧を供給する。これらの出力電圧は、固定して、好ましくは線１２６ ．．上の入力電圧に利得を一定の関係にして、供給される。線１８２上のアラエ イフ割面信号は、また利得と差動増幅器装置ｆ＋９８にも供給され、動作を不能 にし、従って、電力消費を遮断する。内部制御ラッチ１７４からリセット信号か 線１８０．に供給され、奇数制御信号は線１８０．に供給される。このリセット 制御信号は、入力線１２６１−１をアースし、その結果、それぞれのコンデンサ Ｉ　５４、−、を放電し、次に続くサーボ・バーストを処理するのに備える。利 得と差動増幅器装置１９６は、またアナログ混成論理を育し、Ｐｄ１ｌ＋出力信 号を発生する。このＦｕｌｌ信号の発生は、等式１または２に従って実行され、 これは線１８゜、の奇数制御信号の状態によって決定される。

Ｐ、、、、（偶数）＝　（ＩＡ＋ＩＢ）−（ＩＣ＋ＴＤ）　・・・・等式ｌＰ、 、、、（奇数）＝　（ＩＣ＋ＩＤ）−（ＩＡ＋ＩＢ）　・・・・等式２Ｃ１高性 能仲裁バッファ／シーケンサｓｒ御アーキテクチャ第５図は、バッファ／シーケ ンサ６６の詳細なブロック図を示す。バッファ／シーケンサ６６の中心となるの は、仲裁とバブフッ制御装置２００であり、内部に、バッファ・メモリ６８に対 するデータ・アクセス要求を分解する要求仲裁論理と、データの各要求元に対し て要求されるバッファ・メモリのアクセス動作を制御するための対応する論理を 内蔵する。バッファ・メモリ６８に対するデータ・アクセス転送の要求は、ｊ１ １１３２を介するホスト・インタフェース装置５０、バッファ／シーケンサ６６ の内部部品及び制御線２１８の１本を介するサーボ・シーケンサとデータ・シー ケンサ２１４，２１６から受け取り、上記のバッファ／シーケンサ６６の内部部 品には、制御線２０４の１本を介するホスト・マイクロコントローラ・インタフ ェース装置ｔ２０２、制ｉｉＩ線２０８の１本を介する低レベルのマイクロコン トローラ・インタフェース装ｆｔ２０６、及び制御Ｊ１１２１２の１本を介する エラー補正コード（ＥＣＣ）発生及び制御装置２１０が含まれる。

データ転送要求を仲裁して受け取ると、仲裁及びバッファの制御装置２００は、 確認信号を適当な確認制御線１３４．２０４．２０８．２１２．２＋８を介して 供給する。この確認信号に一致して開始されて、仲裁及びバッファの制御装置２ ００は、内部制御バス２２０を介してυＩ御倍信号供給し、仲裁か選択したバッ ファ／シーケンサ６６の内部部品のデータ転送の特定の動作を行わせる。しかし 、ホスト・インタフェース装置５０は、専用の内部データ転送制御論理を内蔵し 、従って、線１８４の確認信号と共有システム・クロック信号から直接動作し、 装置５０のデータ転送動作をバッファ／シーケンサ６６と同期させる。全ての場 合に、仲裁及びバッファのｆｆＨＩＪ装置は１ｉＩＩＷＪ信号を線２４０に発生 するが、これらの＃１？ａ信号は、データ転送の方向とデータ・マルチプレクサ ２２２のマルチプレクサの入力／出力線の選択に必要であり、またはホスト・イ ンタフェース装置５０とアドレス発生及び読み取り／書き込み制御装置２３６に よって使用されるアドレス・ソースからのデータの転送またはこれに対するデー タの転送を何処に移動させるかについて必要なものである。

マイクロコントローラ５２によるデータ転送は、データ・バス２２６を介してホ スト・マイクロコントローラ・インタフェース装置２０２から選択可能で双方向 の１または２バイト深さのＦＩＦＯＩ置２２４に供給され、ここから７＜ス２２ ８を介してデータ・マルチプレクサ２２２に供給される。表１１Ｔは、バッファ ・レジスタ装置２３２内でホスト・マイクロコントローラ５２にアクセス可能な バッファ制御レジスタをリストアツブする。

本発明の好適な実施例でＪよ、ホスト・マイクロコントローラと低レベル・マイ クロコントローラは、両者と、も８ビツトのプロセッサを基本とするので、デー タＦＩＦ０２２４は、ホスト・ブ０セッサ５２のメモリ・マツプ内の２バイト幅 のレジスタのロケーションとして現れる。

マイクロコントローラ１のバッファ・アクセス・レジスタレジスタ　寸法　ディ レクトリ　機能 構成の制御と　４ビツト　読み取り／　マイクロコントローラ１によ状態　書き 込み　って書き込まれ、ホスト・イタフェースの転送をイネーブ ルにし、転送方向を選択する 即ちバッファ・メモリ・デー タの転送の状態を選択する制 御値 ページ・アクセス　１１ビツト　読み取り／　値は、５１２のバッファ・メアド レス　書き込み　モリ・ページ・アドレス・ビット［１９：　ｌ］を選択する ロケーション・　９ビツト　−　ホスト・アドレス値の低次ビアクセス・アドレ ス　ット［８：　Ｏ］から転送される データ転送　１６ビツト　書き込み　データ転送レジスタ、データバッファへ、 またはバッファ から転送されたデータを含む ホスト・アドレス　２０ビツト　書き込み　ホスト・データ転送に使用さＰＣプ レロード　れるポインタ／カウンタ値のプレロード・ラッチ ホスト・アドレス　２０ビツト　読み取り　ホスト・データ転送に使用さＰＣれ るポインタ／カウンタの値 ホスト・アドレス　１ビツト　書き込み　このレジスタ内のいづれのビＰＣ転送 　ットに書き込み、ブレロードラブチからホスト・アドレス ＰＣを転送する。

データ転送要求は、仲裁及びバッファ制御装置２００に対してホスト・インタフ ェース５０によって要求線＋３２に発生される。このような要求は、受は取った 場合、一般的に＃載及びバッファ＃御装置ｔ２００によって認識された最低の優 先順位で仲裁及びバッファ制御装置２００によって取り扱われる。要求信号によ って、バイト・カウント要求値もまた制御線＋３６上で仲裁及びバッファの制御 装置に供給される。このバイト・カウント値は、ホスト・インタフェース装置５ ０が、単一の要求／確認周期内で連続するバースト・アクセス周期内に転送しよ うと試みるバイトの数を示す。

線＋３４に確認信号か供給された場合、ホスト・インタフェース装置５０は、バ ッファ・メモリ６８に対し、てデータの転送を開始する。データは、共存データ ・バス７２を介して転送される。しかし、バッファ／シーケレン・す装置６６は 、バッファ・アクセス・アドレスの発生を担当している。特に、ホスト・インタ ーフェイス装置５０によって転送されるデータは、ホスト−アドレスＰＣレジス タ（表ＩＩＩ）内に記憶したアドレスによって指定されるバッファ・メモリ６８ 内の位置に記憶される。このホスト・アドレスＰＣレジスタは、最初にホスト・ アドレスＰＣプレロード・レジスタ内に保持されているアドレスをロードされる 。

このアドレスは、ホスト・インターフェイス装置５０のデータ転送要求を予想し て、ホスト・マイクロコントローラ５２によってこのプレロード・レジスタ内に プログラムされる。

即ち、動作がコマンドの局面にある期間、一般的に、ホスト・インタフェース装 置５０は、ホスト・レベルのコマンドを受取り、このコマンドはホスト・インタ フェース１２を介してデータを転送することを要求することかできる。このホス ト・レベルのコマンドは、マイクロコントローラ５２に転送され、１つ以上の低 レベルのコマンドに処理される。本発明の好適な実施例では、ＲＡＭメモリ６２ 内の命令、ブロック・アドレス・ロケーションとそれぞれの完了／エラー状態の のキュー・リストを実行する。これらの命令は、このリストで実行の＠番の妥当 性、この命令を実行するのに最適なアクチュエータ制御装置３２．３４の選択、 要求されたデータかバッファ・メモリ６８．６８′内に存在するかどうか及びと こに存在するか、ディスク１４から新たに読み込まれたデータをバッファ・メモ リ６８内に載置しようととする場合に利用可能なブロックのアドレス、及び、シ ステムＩＯによるデータの転送の性能と信頼性に影響を与える可能性のある他の 検討事項の適合性について評価されることかできる。

要求されたデータが、バッファ６８内に存在しない場合、命令と対応するブロッ クのアドレスが、マイクロコントローラ８０に送られ、このデータを検索し、指 定されたブロックのアドレスに置く。続いて要求されたデータかバッファ６８内 に検索されると、他のプロセッサ間命令かマイクロコントローラ５２に送られ、 このコントローラが適当なホスト・インタフェース動作を再開するのを可能にし 、これによって、ホスト・インタフェースは線１３２上にデータ要求信号を再び 表明する。

データをバッファ・メモリ６８内に転送すべき場合、または出て行くデータがバ ッファ・メモリ６８内に存在する場合、ホスト・マイクロコントローラ５２は、 ホスト・アドレスＰＣプレロード・レジスタをバッファ／シーケンサＳ６の次の 動作用のブロック・アドレスによって正しくプログラムする。ホスト・インタフ ェース５０によるマイクロコントローラ５２の割り込みは、現在の転送動作の終 了を示す。これに応答して、マイクロコントローラ５２は、次のデータ転送動作 のためのバッファ／シーケンサ６６の転送の方向を設定し、次にホスト・アドレ スＰＣ転送レジスタの書き込みアクセスを実行し、これによってプレロード・ジ スタかプログラムしたアドレスをホスト・アドレスＰＣレジスタ内にロードする 。

ホスト・インタフェース装置５０による後続の動作のデータ転送の局面では、要 求されたデータのブロックは、一連の要求／確認応答周期でホスト・インタフェ ース装置５０とバッファ・メモリ６８の間を転送される。各データ・バイトまた はワードを転送すると、これに応答してホスト・アドレスＰＣレジスタ内のアド レスは、仲裁及びバッファ′＃制御装置２００によってインクリメントされる。

一方、マイクロコントローラ５０は、次のデータ・ブロックの転送のためのブロ ックのアドレスを決定し、このアドレスをホスト・アドレスＰＣプレロード・レ ジスタ内にプログラムする。ホスト・インタフェース１２を介して転送されるデ ータは、一般的に複数の連続するデータ・ブロックであるので、マイクロコント ローラ５２は、各データ・ブロックの転送を予測し、現在のデータ・ブロックの 転送と同時に次のホスト・アドレス発生器を前もってロードすることによって、 後続のデータ・ブロックの転送の間に経過する時間を最小にする。後続のデータ ・ブロックの転送の間の待ち時間は、基本的に、マイクロコントローラ５２に割 り込みに必要な時間、次のデータの転送の方向を変更するのに必要な時間、及び ホスト・アドレスＰＣ転送ルジスタへ書き込み動作を実行するのに必要な時間に 迄短縮される。

マイクロプロセッサ５２によってバッファ／シーケンサ６６をアクセスする場合 、マイクロコントローラ・インタフェース装置２０２は、ホスト・マイクロコン トローラ・バス５４から、ホスト・マイクロコントローラ５２とバッファ・シー ケンサ６６の間に於けるデータの転送方向を決定する。次に、このマイクロコン トローラ・インタフェース装置２０２は、線２３０の制御信号によって、データ ＦＴＦＯ２２４の転送の方向とバイト・シフトのローディングとアンローディン グを制御する。要求されたデータの転送方向は、また制御線２０４を介して仲裁 及びバッファ制御装置２００に供給され、その結果、データ・マルチプレクサ２ ２２とアドレス発生器２３６を転送に適した構成にすることかできる。

マイクロコントローラの要求するデータ転送のアドレスは、バッファ・レジスタ 装置２３２のページ・アクセス・アドレス・レジスタ内に記憶したページ・アド レス・オフセット値とバス５４のアドレス部分に供給されたアドレス値のビット ８：０によって制御される。即ち、この低次の部分アドレスはマイクロコントロ ーラ・インタフェース装ｆｔ２０２内のロケーション・アクセス・アドレス・レ ジスタを介して、部分アドレス・ハス２３４のアドレス発生装置２３６に反映示 される。

従って、データの転送を実行する場合、マイクロコントローラ・インタフェース 装置２０２はアドレスの最下位ビット８：Ｏをアドレス発生装置２３６の入力線 ２３４に転送する。線２２０の１本の制御信号は、ページ・アドレス・オフセッ ト値か、バッファ・レジスタ装置２３２のページ・アクセス・アドレス・レジス タから、線２３８を介してアドレス発生器２３６に供給されることを可能にする 。次に、アドレス発生器２３６によって、制御線２４０を介して仲裁及びバッフ ァ制御装置２００から与えられる制御信号に応答して、複合アドレスか発生され る。データは、内部データ・バス２２８を介してデータ・マルチプレクサ２２２ とＦＩＦＯ２２４の間を転送される。

マイクロコントローラ・インタフェース装ｆｔ２０２と同様の方法で、低レベル のマイクロコントローラ・インタフェース装置２０６は、制御線２０８を介して 仲裁及びバッファ制御装置２００と制御清報を交換し、バス２４２を介してデー タを転送し、部分アドレス・バス２３４を介してロケーション・アドレスを転送 する。バッファ・メモリ６８をアクセスする要求は、ホスト・マイクロコントロ ーラ・インタフェース装置２０２の優先レベルより低いレベルで取り扱うのか好 ましい。このデータ・バス２４２は、別の双方向の１または２バイト深さのＦＩ ＦＯ２４４を介して接続され、このＦＩＦＯは、制御線２４６を介して、低レベ ルのマイクロコントローラ・インタフェース装置２０６によって制御される。こ のＦＩＦＯ２４４は、内部データ・バス２４８を介して、バッファ・レジスタ２ ３２とデータ・マルチプレクサ２２２の双方向データ・ボートに接続される。

このデータ・バス２４８は、更にバッファ・レジスタ２３２のアクセス・ボート と接続され、これとは別個に、シーケンサ制御及び状態レジスタ２５０のアクセ ス・ボートに接続される。最後に、低レベルのマイクロコントローラ・インタフ ェース装置２０６を介して、マイクロコントローラ５０は、表ＩとＩＩに示すプ ロセッサ間レノスタの組と表ＩＶに示すバッファ・アクセス・レジスタの組をア クセスする。

マイクロコントローラ２のバッファ・アクセス・レジスタレジスタ　寸法　ディ レクトリ　機能 構成の制御と　４ビツト　読取り／　ディスク・シーケンサの転送状態　書き込 み　をイネーブルし、転送方向；バッファ・メモリのデータの 転送を選択するためにマイロ コントローラ２によって畜き 込まれた制御値 構成の制御　４ビツト　書き込み　マイクロコントローラ２によって書き込まれ た制ｉｉｌ値。

ページ・アクセス　１１ビツト　読取り／　値は、５１２のバッファ・メアドレ ス　書き込み　モリのページ・アドレス・ビット［１９＋　９］を選択する ロケーションの　９ビツト　−　低レベルのマイクロコントロアクセス　−ラの アドレス値の最下位９アドレス　部分の［８ｏ］ビットから 転送される データの転送　１６ビツト　書き込み　データの転送レジスタ、データ・バッフ ァに転送、または これから転送されるデータを 有するレジスタ ディスク・アドレス　２０ビツト　書き込み　ディスク・データの転送に使ＰＣ プレリロード　用するボンダ／カウンタの値に対するプリロード・ラッチ ディスク・アドレス　２０ビツト　読み込み　ディスク・データの転送に使ＰＣ 用するボンダ／カウンタの値 ディスク・アドレス　１ビツト　書き込み　このレジスタへ書き込むと、ＰＣの 転送　プレロード・ランチがらディスク・アドレスＰＣを転送す る ＥＣＣアドレス　２０ビツト　読み込み　バッファ・メモリのエラー補正に使用 するポインタ／カラ 更に、マイクロコントローラ８０は、またサーボ制御、ディスク・データ、シー ケンサとＥＣＣコントローラ・レジスタの組からの状！Ｉ！情報をプログラムし 、受は取ることかできる。以下で詳細に論じるように、シーケンサ制御及び状態 レジスタ２５０内に記憶されたデータの値は、一般的にディスクと関連したバッ ファ／シケンサ装ｆｔ６６の動作を決定する。

サーボ・シーケンサ装置２１４とデータ・シーケンサ装置２＋６は、バッファ／ シケンサ装置６６を介してデータを転送する場合、協力して動作する。特に、サ ーボ・シーケンサ装置２１４は、生データ線＋４０を介して受け取った場合、こ の生データの検索を担当し、アドレス・マークを識別し、指標セクタの発生を識 別し、サーボ・バーストのゲート信号を発生する。マイクロコントローラ８゜は 、表Ｖに示すサーボ制御及び状態レジスタによって、このサーボ・シーケンサ２ １４の機能を制御する。

表　Ｖ マイクロコントローラ２のサーボ制御レジスタレジスタ　寸法　ディレクトリ　 機能 サーボの指標　８ビツト　書き込み　サーボの指標値サーボのＩＤ　１６ビツト 　読取り　セクタのヘッダからのサーボシリンダとＩＤの値。

サーボの状！Ｅ　８ビツト　読取り／　サーボの制御状！！！：書き込みと制御 　書き込み　のゲート動作をイネーブルする：ディスクの先行補償を イネーブルする。

サーボ・シーケンサ２１４は、更に制御線２５２に新しいセクタ制御信号を発生 し、データ・シーケンサ２１６に対するセクタのデータ領域の先頭を実質的に決 定する。

セクターの先頭を検出すると、サーボ・シーケンサ２１４は、正しいタイミング 点で、直交サーボ・バーストのゲートのイネーブル信号を線１４６に発生し、現 在のセクタのセクタ・ヘッドのデータからサーボ・バーストを選択する。サーボ ・シーケンサ２＋４は、また現在のシリンダとセクタのＩＤｔｆｌＮをセクタ・ ヘッダのデータから転送し、この情報を線２５４を介してシーケンサ制御及び状 態レジスタ２５０内のサーボ指標及びサーボＩＤレジスタに載置する。これらの シリンダとセクタの値は、データ・バス２４８と低レベルのマイクロコントロー ラ・インタフェースを介して、マイクロコントローラ８０によって直ちに読み取 ることかできる。構成の情報、例えば、生のデータ・ストリーム内のアドレス・ マークに対して探索を開始するマーク・サーチ信号のような情報は、マイクロコ ントローラ５０によって、シーケンサ制御及び状態レジスタ５０から、サーボ状 態及び制御レジスタ装置内の所定のビット・ロケーソヨン内にプログラムされる 。

次に、対応するイネーブル信号が、制御線２５６を介して、サーボ・シーケンサ ２＋４に供給される。

同様に、シーケンサ制御及び状態レジスタ２５０は、マイクロコントローラ８０ によってプログラム可能なデータ・レジスタを存し、これはデータ・シーケンサ ２１６の動作構成を効率的に決定する。これらのレジスタは表Ｖｌに示すレジス タとＣｊｒｒｕｓ　Ｌｏｇｉｃ（住所）から入手可能なＣｉｒｒｕｓＬｏｇｉ　 ｃのデータ−ンート　で説明されているＣ４ｒｒｕｓ　ＬｏｇｉｃＣＬ−ＳＨ２ ６０のような従来のディスク・シーケンサのレジスタを存する。

表ｖＩ マイクロコントローラ２のディスク・シーケンサのレジスタレジスタ　寸法　デ ィレクトリ　機　能シーケンサの　８ビツト　書き込み　データセクタの順次処 理用のブタ制御装置　ンチ・アドレスを決定 シーケンサの　８ビツト　読み取り　読み取りＦＣＣエラー、検出され状態　た ＩＤ及びデータ同期バイトと、完全なハードウェアのＦＣＣの補 正を含む状態ｔＷ報 シーケンサの　８ビツト　書き込み　データ・シーケンサの書き込み可１ｉＩＩ ！ＩＩＩ記憶装置ｔ　能な制御記憶装置同期パターン　８ビツト　書き込み　同 期フィールド用のデータ・バタレジスタのデータ値は制御線２５８を介してデー タ・シーケンサ２１６に供給される。データ・シーケンサ２１６は、一般的に、 データ・シリアライザ／デシリアライザ及び動作長限定（ＲＬＬ）データ・エン コーダ／デコーダとして機能する。直列化した書き込みデータを書き込みデータ 出力線１４ｇに加える。読み取りデータ・クロックとクロックによって分離すし たＮＲＺ読み取りデータを入力線１４２．、受は取る。並列データをブタ・バス ２６２を介してデータ・シーケンサ２１６に転送し、またこのデータ・シーケン サ２１６から転送する。双方向の１６バイトの深さのＦＩＦ○２６０はデータバ ス２６２をデータ・マルチプレクサ２２２のデータ・ボート２７０に接続する。

仲裁及びパンフッ制御袋ｒＩ１２００は、データ・バッファ６８とデータ・シー ケンサ２１６の間のデータの転送を監視して、これの方向を定める。各セクタの データ・ブロックの転送は、マイクロプロセッサ８０によってシーケンサ制御及 び状態レジスタ２５０のシーケンサ制御レジスタ内のデータ転送選択ビットと方 向ビットをプログラムすることによって、開始される。これらの選択及び方向ビ ットは各セクタをベースとしてプログラムされて転送を行うべきかどうかを決定 し、もし行うべきであれば、この方向ビットをプログラムする。転送がディスク １４に向かうべきである場合、データ・シーケンサ２１６は直ちにデータ転送要 求制御信号を制御線２２０１を介して直ちに仲裁及びバッファ制御装置に供給し 、バッファ・メモリ６８からデータをＦＩＦＯ２６０に予め取り出すが、これは 現在活性状態にあるディスク・データ転送動作によって決まる。データ・シーケ ンサ２１６を介して行われるディスク・データの転送は、ディスクの回転と同期 しなければならないので、仲裁及びバッファ制御装置２００は一般的にこのよう な転送をその最高の優先度を有するバッファの要求として取り扱う。ディスク１ ４からデータを転送する場合、データを先ずＦＩＦＯ２６０にロードすると要求 か仲裁及びバッファ制御装置２００に載置される。いずれの場合にも、バッファ ・レジスタ２３２内のディスク・アドレスＰＣレジスタをこの仲裁及びバッファ 制御装置２００かバッファ・メモリ内のディスク・アドレス転送ロケーションの ソースとして使用する。

ホスト・アドレスＰＣのアドレスについて説明すれば、ディスク・アドレスＰＣ のアドレスは、マイクロコントローラ８０によるディスク・アドレスＰＣ転送レ ジスタの書き込みアクセスに応答して、ディスク・アドレスＰＣプレロードのア ドレス・レジスタからロードされる。ディスク１４に対するまたはディスク１４ からの各々のデータの転送は、マイクロコントローラ８０によって開始されるの で、ディスク・アドレスＰＣプレロード・レジスタは、現在のデータ転送動作中 にプログラムすることかできる。次のバッファ・メモリ・アドレスをディスク・ アトバスＰＣレジスタに転送するために１回のみ書き込みアクセスを要求し、次 のデータ転送方向をセットし、データ・シーケンサか動作を実行することを可能 にするために書き込みアクセスを要求することによって、マイクロコントローラ ８０によるオーバヘッド処理を実質的に削減することかできる。制御線２２０゜ を介してバッファ・レジスタ２３２に与えられる制御信号によって、ディスク・ アドレスＰＣレジスタの内容かアドレス発生器２３６に向かう線２３８に加えら れる。その結果得られるバッファのアドレスは、次にバグフ７・アトし・ス及び 制御線７０のアドレス部分に加えられる。データ・ボート線２７０を介してバッ ファ・メモリ６８からＦＩＦＯ２６０に対応するデータを戻すように、データ・ マリチブレクサ２２２を選択する。仲裁及びバッファ制御袋！２００は、その後 必要に応してＦＴＰＯ２６０を介するデータの流れを監視制御し、データ・シー ケンサ装置２１６の連続したデータ転送動作をサポートする。バッファ６８かア クセスする毎に、ディスク・アドレス部分内に保持されているアドレスは、セク タ全体のデータ・フィールドか転送されてしまう迄インクリメントされる。一般 的に５１６バイト（５１２データ・バイトに４ＣＲＣバイトを加えたもの）であ るセクタのバイト長は、マイクロコントローラ９０によってシーケンサ制御及び 状態レジスタ２５０内のセクタ・サイズ・レジスタにプログラムされた値によっ て設定される。従って、データ・シーケンサ２１６は簡単に動作してＦＴＰ０２ ６０にアクセスし、その内部データ・シーケンサの動作をサポートするために要 求される安定した流れのデータを転送する。データ・バッファのアドレスを得る ためのディスク・アドレスＰＣの値のインクリメントを含むＦＩＦＯ２６０とデ ータ・マリチブレクサ２２２を介するデータの調整は制御線２２０３．２２０７ ．２２０５及び２４０に加えられる制御信号を介して仲裁及びバッファ制御装置 ２００によって実行される。

データ・シーケンサ２＋６はまたＥＣＣ発生及び制御装置２１０と協働してデー タのエラーのハードウェアによる発生と訂正に便宜を与える。データをバッファ ・メモリ６８からＦＩＦＯ２６０に転送すると、仲裁及びバッファ制御装置２０ ０は制御線２２０４を介してマルチプレクサ２７４を選択し、またデータをＥＣ Ｃ装置の入力線２７６に転送する。線２２０丁に供給された制御信号によって、 ＥＣＣ発生及び制御装置２１０の動作を開始し、この動作を定義する。データを ＦＴＦＯ２６０に予め取り出すことによって得られるバッファの遅延によって、 データ・シーケンサか最後のセクタのバイトをＰＩＦ０２６０から転送する時点 でまたは転送する前にＥＣＣ発生制御装！装置０か一般的に長さか１１７１イト であるセクタのＥＣＣＭを発生するのに十分な時間か与えられる。このセクタの ＥＣＣ値は制御線２７８を介してデータ・シーケンサ２＋６に供給される。デー タ・シーケンサ２１６はＥＣＣ値のバイトの転送を制御することによって、セク タのＥＣＣ値をデータ・バス２６２を介して受け取ったセクタ・データの終端部 に補足し、従って、ＦＣＣを含むディスクのセクタのデータ・フィールドは、長 さが一般的に５２７バイトになる。

読み取りデータを転送する場合、マルチプレクサ２７４は制御線２２０４によっ て選択され、読み取りデータの流れをデータ・バス２６２からＥＣＣ装置の入力 線２７６に供給する。データを受け取ると、ＥＣＣ値を再計算する。ディスク１ ４から読み取られたような以前に計算したセクタのＥＣＣ値は、ＦＴＰ０２６０ に書き込まれず、線２７８を介してＥＣＣ発生及び制御装置２１０に再び供給さ れる。再計算したセクタのデータのＥＣＣ値はデータ・シーケンサ２＋６によっ て読み込まれた以前に計算されたＥＣＣ値と比較する。比較を終了すると、ＥＣ Ｃ発生及び制御装置２１０は、ＦＣＣの状態ビットをシーケンサ制御及び状態レ ジスタ２３２のエラー制御及び状態レジスタに線２８２を介して書き込み、読み 取られたセクタかビット・エラーを含んでいるかとうかを指示する。ＥＣＣ発生 及び制御装置２１０の使用するエラー制御及び状態レジスタとその池のレジスタ を表Ｖｌｌｒに示す。

表ｖｒ＋ｒ マイクロコントローラ２の制御レジスタレジスタ　寸法　ディレクトリ　機　能 エラー制御と　８ビツト　書き込み／　［フライ」上のハードウェアの工状￥！ 　読み取り　ラーを選択し、補正シフト・レジスタをシフトするバイト用の 制御ビット：　ＥＣＣエラー、Ｅ ＣＣエラーの補正、及びＥＣＣ エラーの補正不能性を識別する 状態ビット エラー・　１４ビツト　読み取り　ＥＣＣエラーを検出すると、デオフセット・ 　クリメントされてエラーの位置カウンタ　を判定する エラー・　１４ビツト　書き込み　可能な最大のエラー・オフセラオフセット・ 　トに対してラッチをプレロード補正シフト・　８０ビツト　隠　蔽　ＥＣＣＣ Ｃニラ正補正シフトジレジスタ　スタ 補正シフト・　８ビツト　読み取り　補正シフト・レジスタの最下位ボート エラーを検出すると、ＥＣＣ発生及び制御装！２１０は、もし線２８４を介して 与えられるようなエラー＃制御及び状態レジスタ内のハードウェア補正制御ピッ ：・によってイネーブルされると、現在バッフＴ・メモリ６８に記憶されている ようなデータのデーターエラーを自動的に識別して補正しようとする。補正可能 な最大エラー値は、エラー制御状態レジスタに於けるハードウェア補正イネーブ ル制御ビットの設定と組み合わせて、マイクロプロセッサ８０によってエラー・ オフセット・カラ〉り・プレロード・レジスタにプログラムされている。このプ レロードされた値は、所定のデータ・セクタのサイズに対してＥＣＣ補正シフト ・レジスタて理論的に実行することのできるビットのソフトの最大数を表す。エ ラー・オフセット・カウンタのプレロード値は、（セクタのサイズｘ４）−３と して計算される。ハードウェアのＥＣＣエラー補正サイクルの開始時に、この値 はエラー・オフセット・カウンタ・レジスタにロードされる。また、現在バッフ ァ・メモリ６８に記憶されているセクタのデータの最後のバイトのアドレスに対 応するディスク・アドレス発生値はＥＣＣアドレスＰＣレジスタに転送される（ 表ｒＶ）。

セクタのデータ内のビット・エラーのロケーションを実際に識別するため、再計 算してディスク１４から読み取られたＥＣＣ１［は、補正ソフト・レジスタによ って処理される。エラー・オフセット・カウンタの値は、デクリメントされ、補 正シフト・レジスタかそれぞれ８シフトした後に、補正シフト・レジスタとＦＣ ＣアドレスＰＣの値の各ソフトかデクリメントされる。エラーのロケーションを 見つけ、このエラーか補正可能であると判定した後、ＥＣＣ発生及び制御装置２ １０は、仲裁及びバッファ制御装置！２００に対する制御線２１２にアクセス要 求を与えることによって、バッファ・メモリのアクセスを要求する。ＥＣＣ発生 及び制御装ｆｉ２１０の要求は、ホスト及び低レベルのマイクロコントローラ・ イ〉タフエース装置の優先度以下の優先度で取り扱われることか好ましい。

ＥＣＣ発生及び制御装置２１０は、必要に応じて最高３つの読み取り／変更／書 き込みのバッファ・アクセス・サイクルを実行してＦＣＣエラーを補正するのか 好ましい。各サイクルに於いて、バッファ読み取りアクセスによって、アドレス 発生及び読み取り／ＩＦき込み制御装置ｔ２３６を介してバッフ７・レジスタ２ ３２からバッファ・メモリに供給されたＦＣＣアドレスＰＣ値に位置するセクタ のデータのバイトを入手する。このセクタのデータのバイトは、データ・マルチ プレクサ２２２と制御線２Ｉ２を介して、ＥＣＣ発生及び制御装置１２１０に戻 される。変更されると、このセクタのデータのバイトは、バッファ・メモリ６８ に書き込まれ、バッフ７・レジスタ２３２のＦＣＣアドレスＰＣ値かデクリメン トされる。

もしＦＣＣのエラーのロケーションかＥＣＣ発生及び制御装置２１０によって見 つけられるが、このエラーは補正不能であると判定されると、対応する状態ビッ トかエラー制御及び状態レジスタにセットされる。マイクロコントローラ８０は 、そのファームウェア・ルーチンで、ＥＣＣの検出されたエラーを補正するため に、より広範なアルゴリズムを実行することかできる。従って、マイクロコント ローラ８０は、補正シフト・レジスタ・ボート・レジスタの連続的アクセスによ って、この補正シフト・レジスタに存在するシンドローム値を読み出すことがで きる。各アクセスによって、このシンドロームの最下位バイトが取り出される。

連続する読み込みの間で、エラー制御及び状態レジスタ内にバイト・シフト・イ ネーブル・ビットを書き込むことによって、補正シフト・レジスタ内でこのシン ドローム値が８ビツトだけ右にシフトされ、これによってシンドローム全体を連 続的に読み込むことが可能になる。

最後に、エラー・オフセット・カウンタの値か満了することによって、ＦＣＣの エラーのロケーションを見つけることに失敗したことか検出される。この様な状 況で、ハードウェアの補正サイクルか終了し、対応するエラー状態のビットか、 エラー制御及び状態レジスタにセットされる。このような状況または以前のＥＣ Ｃのエラーの状況で、マイクロコントローラ８０はＦＣＣのエラーを含むデータ の放棄を決断し、ディスクｌからデータを再び読み込んでもよい。いずれの場合 でも、マイクロコントローラ８０は、命令及びブロックのアドレスの参照値をイ ンタープロセッサ・レジスタを介してホスト・マイクロコントローラ５２に対応 させることによって、エラーの性質、範囲及びロケーションを報告し、統計的及 び歴史的な記録の保持を含むエラーの処理を更に行ってもよい。

バッファ・アクセス要求の最終的なソースは、リフレッシュ制御装置２８６であ る。リフレソンユ制御装！２８６は、静的なメモリ設計ではなく動的なメモリ・ セルをバッファ・メモリ８６か使用する場合のみに要求される。バッファ・メモ リ６８に対するアクセスは、制御線２８８を介して要求制御信号を仲裁及びバッ ファＨ１ｔ；ｍ装置２００に供給することによって、リフレッシュ制御装置２８ ６によって周期的１こ要求される。メモリ・バッファ６８のデータの完全な状態 を保持する必要性か与えられると、リフレッシュ・サイクルの要求は、仲裁及び バッファ制御装置２００によって最高の優先度を育する要求として取り扱われる 。この要求を許容すると、仲裁及びバッファ制御装置２００は、バッファ・メモ リの従来の動的メモリのリフレッシュ・サイクル・アクセスを命令する。所望の 動的メモリのリフレッシュ・サイクルの時間を表す２進値は、マイクロコントロ ーラ５２によってバッファ・レジスタ２３２内のりフレツシユ・レジスタにプロ グラムされる。このリフレッシュ値は、線２９０を介してリフレッシュ制御装置 ２８６に転送される。表■Ｘは、リフレッシュ・レジスタを示す。

表ｒＸ マイクロコントローラのＤＲＡＭリフレッシュ・レジスタレジスタ　寸法　ディ レクトリ　機　能リフレッシュ　８ビツト　畜き込み　ＤＲＡＭのリフレッシュ 期間を指定する り、小型コンピュータ・システム・インターフェース（ＳＣＳ　Ｉ）用のホスト ・インターフェース・アーキテクチャ 第６図は、ホスト・インターフェース装置５０の好適な実施例の詳細ブロック図 を示す。図から分かるように、ホスト・インターフェース装Ｒ５０は、多数の潜 在的データ・ソースとデータの行き先のボートの間でデータを制御しなから転送 することを管理することを要求される。第６図に示すホスト・インターフェース 装ｆｉ５０の好適な実施例の場合、データの潜在的ソースには、この場合は小型 コンピュータ・システム・インターフェース（ＳＣ３Ｉ）であるホスト・インタ ーフェース１２、データのデータ部分５４．、アドレス及び制御バス５４と２つ のデータ・ボート、ボートＡとボートＢか含まれ、これらの２つのデータ・ボー トによって、それぞれのアクチュエータ制御装置３２．３４の共有データ・バス ７２．７６か接続される。同じ組のデータ・ソースは同様にデータの行き先であ る。

ホスト・インタフェース装置５０を介する正時インバウンド・データ経路はホス ト・インタフェース■２のデータ部分で開始され、このホスト・インタフェース １２はデータ・ラッチ２９２を通り、内部データ・バス２９６を介して多重入力 単一出力のデータ経路マルチプレクサ２９４に接続される。マルチプレクサ２９ ４の出力は、データ・バス３００を介して１７バイトの深いＦｒＦ０２９８に接 続される。ＦＩＦ○のボートＡ出力は、線３０６、マルチプレクサ３０２、線３ １４、及び出力ラッチ３１０を介してボートＡの１データ出カバスフ２に接続さ れる。同様に、ＰＩＦ０２９ｇのポート日出力は、８３０Ｂ、マルチプレクサ３ ０４、線３１６、及び出力ラッチ３１２を介してボートＢの共有データ出力バッ ファ７６に接続される。

第２インバウンド・データ経路を表すホスト・マイクロコントローラ５２からの データはデータ線３２４を介してマルチプレクサ２９４の他方の入力に接続され る。ここから、マイクロコントローラ５４で開始されたデータのデータ経路はホ スト・インタフェースのデータ用の経路と実質的に同じである。しかし、ＦＴＰ ０２９８のボートＡの出力に加えられたデータは、更に、線３０６を介してＳＣ ３Ｉ命令シーケンサ３３０に供給することかでき、５Ｃ３Ｉホスト・インタフェ ース１２のデータ部分１２１に供給される。このデータ経路を設けることによっ て、ホスト・マイクロコントローラ５２は、ホスト・インタフェースＩ２を介し て転送される５ＣＳＩ命令と応答をサポートして直接データを供給することかで きる。ボートＡとボートＢの共有データ・バス７２．７６によって、残りの２つ のデータ入力がマルチプレクサ２９４に供給される。ＰＩＦ０２９８を介して適 当に供給することにより、ボートＡとボートＢのデータをｓｃｓ　ｒ命令シーケ ンサ３３０、逆のボートＢまたはボートＡの共有データ・バス７６．７２または マルチプレクサ３１８にフレキノプルに供給することかでき、これによってデー タ、アドレス及び制御バス５４のデータ部分５４１を介してホスト・マイクロコ ントローラ５２に転送する。

共有データ・バス７２．７６は線３２０．３２２を介して人力データをマルチプ レクサ３１８に供給するので、ホスト・マイクロコントローラ５２は、５Ｃ８Ｉ 命令ンーケンサ３３０とアクチュエータ制御装置３２．３４に転送される実際の データを並列に受信することができる。更に、ホスト・インタフェース１２のデ ータ・バス部分１２．と両共有データ・バス７２．７６は双方向であるので、ホ スト・マイクロコントローラ５２は、特定のデータ・ソースと行き先ボートとは 関係なく、転送されたデータを監視することかてきる。

ホスト・インタフェース１２を介して転送されたデータの完全な状態を保存し、 後でその妥当性を検査するため、ＳＣＳ　Ｉの各データ・ワードは、パリティ・ ビットを有している。インバウンド・データのパリティ・ビットは、パリティ・ ビット線１２＋を介してｓｃｓ　ｒ命令シーケンサ３３０に転送される。データ ・ワードは、ホスト・インタフェース・バス＋２．のデータ部分を介してパリテ ィ発生装置３３２に転送され、このパリティ発生装置３３２は受信した実際のデ ータ・ワードに基づいて再びパリティ・ビットを発生する。この再び発生された パリティ・ビットは、パリティ・ビット線３３４を介してｓｃｓ　ｒ命令シーケ ンサに供給され、受信した実際のパリティ・ビットと比較される。もしＳＣ３Ｉ 命令シーケンサ３３０かパリティ・ビットの比較に失敗したと判断すれば、５Ｃ ８Ｉによるエラーの従来の処理か開始される。

ホスト・インタフェース５０を介して転送されたデータの妥当性は、巡回冗長チ ェック（ＣＲＣ）値をホスト・インタフェース装置５０を介して転送された各デ ータ・ブロックと関連させることによって、更に保持されてチェックされる。

内部データ・ソース・マルチプレクサを内蔵するＣＲＣ発生装置３３６は、デー タ、アドレス及び制御バス５４のデータ・バス部分５４１１人力バス３３８．３ ４０を介してボート八とボートＢの共有データ・バス７２．７６から、及びバス ３２０．３２２を介してボートＡとボートＢの共有データ・バス７２．７６から 、各データ・ブロックをデータの流れとして受信する。従って、ホスト・インタ フェース１２からのインバウンド・データの場合、ボートＡまたはボートＢの共 有データ・バス７２．７６のいずれかを介して最終的に転送されたデータは、内 部データ・バス［３２０または３２２を介してＣＲＣ発生装ｆｔ３３６に供給さ れる。次に、データ・ブロックの行き先によって、その結果得られたＣＲＣの値 は、ＣＲＣの出力線３４６または３４８に供給され、マルチプレクサ３０２．３ ０４と出力ランチ３１０，３１２を介して共有データ・バス７２．７６に供給さ れる。

本発明の好適な実施例では、ＣＲＣ発生装置３３６はボートＡまたはボートＢの 共有データ・バス７２．７６に転送されたデータの各インバウンドの５１２バイ トのブロックに対して４バイトのＣＲＣ値を発生した。この４バイトのＣＲＣ値 は、マルチプレクサ３０２．３０４の動作とバッファ・メモリ６８の書き込みア クセスの継続によって５１２バイトのブロックに追加される。現在のブロックを ＣＲＣ発生装置３３６を介して処理し、他のバッファ・メモリ６８内の現在のブ ロックに対してＣＲＣ値を追加するのに必要なこのバッファ・メモリ６８のアク セスを実行し、ＣＲＣ発生装置のＣＲＣンード値によって行う再初期化を完了し ながらインバウンド・データの次のブロックの受信を行うことができるのに一般 的に適するように、ＰＩＦ０２９８の深さを設定する。

アウトバンド・データの転送の場合、マルチプレクサ２９４を介してＰＩＦ０２ ９８に対して行うデータの転送と同時にボートＡまたはボートＢの共有データ・ バス７２．７６のいずれかからのデータを内部データ・バス３３８または３４０ を介してＣＲＣ発生装ｆｔ３３６に転送する。ＰＩＦ０２９８からのデータはボ ートＡバス４２６を介してｓｃｓ　ｒ命令シーケンサ３３０に供給され、ホスト ・インタフェース１２に出力される。ＰＩＦ０２９８に対するデータ・ブロック の転送を終了すると、以前に計算したＣＲＣの値を表す４バイトはボートＡまた はボートＢのバス７２．７６からＣＲＣ発生装置３３６に転送され、ＣＲＣの値 はＰＩＦ０２９８に載置されない。この再計算したＣＲＣの値は次に以前に計算 した値と比較する。ＣＲＣの比較に失敗した場合には、制御信号をＣＲＣ発生装 置３３６からＳＣ３Ｉ命令シーケンサ３３０に供給し、アウトバウンド・データ ・ブロックにはデータ・エラーが含まれ、これは最終的に受信するホストによっ て放棄されるべきであることを示す。

ホスト・インタフェース装ｆｔ５０のＩＩ御経路機能は、マイクロコントローラ の復号装置３５６、制御レジスタ装置３４２及び非同期論理ブロック３８６を介 して実行される。補足的な制御経路のサポートが、ＦＩＦＯ制御装置３６８、Ｃ ＲＣ発生装置制御装置３５４、ＳＣＳ　Ｉ要求ラッチ３９６、及び割り込み制御 装置３９８によって設けられる。

５Ｃ３Ｉ命令ソーケンサがホスト・インタフェース］２でインバウンド５Ｃ８Ｉ 命令を受信すると、命令及び関連するデータがＰＩＦ０２９８にロードされる。

線３９４の内の１本に加えられた制御信号によって、非同期論理装ｆｔ３８６は 線５４１上で割り込みをホスト・マイクロコントローラ５２に対して発生する。

マルチプレクサ３１８の出力バス５４１に対応し、ＰＩＦ０２９８、マルチプレ クサ３０２及びラッチ３１０を選択するためにマイクロコントローラ復号装置３ ５６によって認識されたメモリ・ロケーションを連続的に読み出すと、５Ｃ３ｒ 命令及び関連するデータをマイクロコントローラ５２によって読み出して待ち行 列を作ることかできる。ＳＣＳ　Ｉ命令に対する応答を開始するのに必要な低レ ベルの一連の命令がもしあれば、マイクロコントローラ５２がこれらの命令の実 行を指示すると、次の動作状態かホスト・インタフェース装置５０とバッファ／ シーケンサ６６に対して決定される。ホスト・インタフェース装置５０とバッフ ァ・メモリ６０ｆ１７）ｒＦｌｌでデータを転送するのに適するように、ホスト ・インタフェース５０の制御レジスタ装置３４２とバッファ／シーケンサ６６の バッファ・レジスタ２３２をプログラムすることによって、マイクロコントロー ラ５２はこの状態を設定する。各ブロックの転送か完了し、ここで一般的にホス ト・アドレスＰＣレジスタ内のアドレスを更新するためにプログラムされた量の データか転送されてしまうと、非同期論理装置３８６によって線５４コで再び割 り込みがマイクロコントローラ５２に発生される。

ホスト・インタフェース装置５０の動作状態を変更し、このホスト・インタフェ ース装置５０の動作状態を動的に反映するアクセス可能な状態の値を作るために 、制御レジスタ装置３４２が、ホスト・インタフェース装置５０用の静的コンフ ユギレーション・パラメータを静的に記憶し、ホスト・マイクロコントローラ５ ２によって再プログラム可能な動的制御値を記憶するために設けられる。制御レ ジスタ装置ｆ３４２は、ホスト・マイクロコントローラ５２のアドレス空間内で メモリによってマツプされているのか好ましい。従って、適当なアドレスと制御 信号をアドレス及び制御バス５４．に供給することによって、対応するレジスタ 選択信号か制御線３５８を介して制御レジスタ装置３４２に供給される。データ 、アドレス及び制御バス５４のデータ部分５４１に供給されたデータは、そこで 内部バス３２４を介して対応する制御レジスタに書き込むことができる。しかし 、もしマイクロコントローラ５２か読みとり動作を要求すれば、制御レジスタ装 置３４２のアドレスによって参照されたレジスタの内容は、内部データ・バス３ ２４．３２８に転送され、マルチプレクサ３１８を介してデータ、アドレス及び 制御バス５４のデータ部分５４．に転送される。

制御レジスタ装置３４２に記憶されている値には、ｓｃｓ　ｒ要求装置３９６に 対する制御線３６４の１本に！ｉ１１御信号音信号するためのビット位置か含ま れ、これによって、ｓｃｓ　ｒ命令の仲裁と実行のトランザクションを要求する 。線３９８を介してｓｃｓ　ｒ命令シーケンサ３３０に供給されるこの要求信号 は、非同期論理装置から制御線３９０を介して１ｉｌＩｉｉｌ信号を供給するこ とによって、先ずホスト・インタフェース装置５０の内部動作と同期される。別 のコンフユギレーション制御信号か、制御線３６０で直接このｓｃｓ　ｒ命令シ ーケンサ３３０に供給される。もう１つの別の制御信号かマルチプレクサ２９４ に供給され、マルチプレクサの出力バス３００に接続されるべきその４つのデー タ入力の１つを選択する。

制御レジスタ装置３４２によって記憶されている他の値はＣＲＣシード値であり 、この値は、ＣＲＣ発生装置３３６を再初期化すると、制御線３４４を介してこ のＣＲＣ発生装置３３６に循環される。この最初の値を使用してＣＲＣ発生アル ゴリズムを実行するロジックを準酊る。従って、これは、時間的に以前の点でマ イクロコントローラ５２によって制御レジスタ装置３４２にプログラムされた静 的な値である。または、ホスト・マイクロコントローラ５２は、このマイクロコ ントローラを共に使用すべきデータ・ブロックの特徴に基づいてシード値を選択 してもよい。即ち、例えば、論理的セクタ番号またはその順列をこのシード値と して使用することも可能であり、これによって、同じＣＲＣの値を計算するデー タ、まｒこは異なった論理セクタから不注意に読み出された同一のデータでさえ 、以前に計算したＣＲＣ値と一致する再計算したＣＲＣ値を発生しないことを保 証することができる。その結果、ＣＲＣ値は、バッファ・メモリ６８に記憶され ながらバッファ／シーケンサ６６によって処理されるデータを含むホスト・イン タフェース装置５０とディスクＩ４の間のいずれかの点で発生するデータのエラ ーのみならず、ディスク１４の不適切なロケーションからデータ・ブロックを読 み出す結果発生する可能性のある機械的及びファームウェア上のエラーに対して 事実上保護を行うことかできる。

制御レジスタ装置３４２に記憶されている値から発生される他の制御信号は、制 御線３７２を介して供給され、ＣＲＣｉ１ｉ制御装置３５４の動作をイネーブル する。

同様の制御値は、Ｆ■ＦＯ制御装ｆ１３６８に対する線３７０にコンフィギュレ ーソヨン制御信号を発生する。１１Ｆ０２９８の動作を定義する別の制御信号は 非同期論理装置３８６からスタートしている制御線３９０を介してＦＩＦＯ制御 装置３６８によって受信される。ＣＲＣ発生装置１３３６とＦＩＦＯ２９８の統 合動作はＦＩＦＯ制御装置３６８から制御線３７６に供給され、次にこれらの制 御線３７８を介してＣＲＣ発生装置３３６に供給される制御信号によって達成さ れる。

多数の制御値か制御レジスタ装置３４２に記憶され、これらの値は制御線３６０ を介して非同期論理装置３８６に供給さベインタフエース５０の実行する動作制 御ソーケンスを選択する。この非同期論理装置３８６は制御線３８４を介してＦ ＩＦＯ制御装ｆｔ３６８、ＣＲＣ比較失敗線を含む制御線３８２、ＣＲＣ発生装 ｒ！ｔ３３６及び制１ｉ１１ｊ！１１３９４’ｄ）−ＬテＳＣ３Ｉ命令シーケン サ３３０から、別の制御状態フィードバック信号を受信する。更に、アクチュエ ータの制御装置３２．３４と関連するイネーブル及び確認制御信号が、制御線＋ ３１．７８．．１３４．７８．を介して受信される。これｌこ応答して、非同期 論理装置３８６は、出力線３９２にシーケンサ制御信号を発生し、出力制御線３ ９０に成分制御信号を発生する。これらの成分制御信号には、線１３２．７８１ ．１３６．７８４上のボートＡとＢの要求及びバイト・カウント信号と線５４． 上のホスト・マイクロコントローラ５２に対する割り込み信号か含まれている。

内部的には、成分制御信号には、マルチプレクサ３１８に供給されるマルチプレ クサ・イネーブル及び入力選択信号、出力ラッチ３１０．３１２に対するランチ ・イネーブ信号、ＣＲＣ制御装ｆ１ｍ３５４に対するソーケンス定義制御信号及 び制御レジスタ装置３４２内の状態レジスタに戻される状態値が含まれている。

成分制御信号には、またパリティ発笠装置３３２と５ｃｓｒ要求装置３９６の動 作をＳＣ３Ｉ命令シーケンサ３３０の動作と同期させるイネーブル信号が含まれ ている。

最後に、割り込み制御装置３９８は、多数の可能性のある異なった割り込み条件 に応答して、ホスト・インタフェースの線＋２４に１つのｓｃｓ　ｒ割り込み信 号を発生する集信装置として機能する。これらのソースにはｓｃｓ　ｉ命令シー ケンサ３３０から話中／待機割り込み、選択割り込み、選択された割り込みか含 まれる。非同期論理ブロック３８Ｇは、他のソースの中でＳＣＳ　Ｉパリティ・ エラー割り込み、識別エラー割り込み及び５ＣＳＩリセット割り込みのソースで ある。

マイクロコントローラ５２のデータ・バス５４．を介して割り込み制御装置に割 り込みマスクをプログラムすることが可能であり、これによってｓｃｓ　ｉの割 り込みの選択されたソースを選択的にイネーブルする。

Ｅ、物理的ブロック（ＩＤＥ）のホスト・インタフェース・アーキテクチャ第７ Ａ図は、ホスト・インタフェース装置の他のアーキテクチャを装ｆｔ５０’とし て示す。システムＩＯが産業上の企画であるＩＤＥインターフェースと一致する ホスト・インタフ二−ス１２と共に動作することを意図する場合には、このホス ト装置のインタフェース装置５０’が好ましい。インタフェース命令シーケンサ ４１２は、命令と組み合わせて転送されるべきデータのソースまたは行き先を表 す命令とデータを受け取る一連のレジスタを内蔵している。これに応答して、イ ンタフェース命令シーケンサ４１２は多数の制御信号をホスト制御線１２．に発 生し、これらの信号には、特にＩ１０チャンネル（ＩＯＣＨＮＬ）準備信号が含 まね、この信号はインタフェース命令シーケンサ４１２か要求された命令動作を セットアツプするのに必要であり、マイクロコントローラ８０かこの動作をセッ トアツプするのに適している。

ホスト・インタフェース１２からのデータは、内部データバス４１６を介してマ ルチプレクサ４１４の入力に供給される。このマルチプレクサ４１４に対する他 のデータ人力には、ボート八とボートＢの共存データバス７２．７６とデータ、 アドレス及び制御バス５４のデータ部分５４．が含まれている。データはマルチ プレクサ４１６からマルチプレクサ・データ出力バス４２０を介して１７バイツ トの深さのＰＩＦ０４１Ｂに転送される。データは、ＦＩＦＯ４１，８からＦＩ ＦＯ出力バス４２６．４２８を介して２つのマルチプレクサ４２２．４２４のい ずれかまたは両方に転送されると共に、データ・バス４３４．４３６を介する出 力データ・ラッチ４３０．４３２を介してボートＡとボートＢの共有データ・バ ス７２．７６に転送される。Ｆ　ｒＦＯ４１８からのデータは、またデータ・バ ス４２６を介してインタフェース命令シーケンサ４１２に転送することかでき、 これによってホスト・インタフェース１２のホスト・データ部分１２．に供給さ れる。最後に、マルチプレクサ４４２を設けて、ホスト・インタフェース１２か らデータをインタフェース命令シーケンサ４１２をバイパスして内部データ・バ ス４４４に選択的に供給し、またはデータはボートＡまたはボートＢの共存デー タ・バス７２．７６のいずれかでホスト・マイクロコント０−ラ・データ、アド レス及び制御バス５４のデータ部分５４１に転送される。これによって、マルチ プレクサ４４２は、ホスト・マイクロコントローラ５２かボートＡとボートＢの バッファ・メモリ６８．６８′に対する全てのホスト・データの転送と全てのデ ータ転送を監視することを可能にする。

ＣＲＣ発生装置４４６を設け、再び一般的に４バイト長であるＣＲＣ値を発生し 、このＣＲＣ値は再び一般的に５１２バイト長である各データ・ブロックと独自 の方法で関連させられるか、この各データ・ブロックはホスト・インタフェース Ｉ２から受信したものである。データ・ブロックの行き先かボートＡまたはボー トＢの共■データ・バス７２．７６であるかどうかによって、インバウンド・デ ータは内部データ・バス４３８．４４０を介してＣＲＣ発生装置４４６に供給さ れる。ＣＲＣ発生装置４４６によって発生されたＣＲＣ値、マルチプレクサ４２ ２または４２４に対するデータ・バス４５４または４６６のいずれかに供給され 、これはボートＡまたはボートＢの共存データ・バス７２．７６にちまうと転送 されたデータ・ブロックの端末部に適当に追加さｎる。

ＦＩＦＯ４１８の深さは、ＣＲＣ発生装置４４６の動作を行わせてこれを終了す るのに十分な次のデータ・ブロックのデータの初めを収容するのに十分である。

更に、ＣＲＣ発生装置４４６は、４バイトの出カバソファを内蔵するのか好まし く、この出カバソファに対して新しく計算したＣＲＣ値か転送され、この出カバ ソファからＣＲＣ発生装置は読み出しを行ってその対応するデータの５１２バイ トのブロックに追加を行う。このＣＲＣ発生装置４４６内の出力段によってこの 装置４４６を再初期化して次のデータ・ブロックの転送を保留することか可能に なる。

ボートＡまたはボートＢの共存データ・バス７２．７６を介してホスト・インタ フェース装置５０″か受信するアウトバウンド・データ・ブロックは、内部デー タ・バス４５０または４５２を介してＣＲＣ発生装置４４６に転送される。デー タ・ブロック全体か受信されると、マルチプレクサ４１４はこれ以上のデータを ＦＴＦＯ４１８に転送しない。しかし、追加された前に計算したＣＲＣ値はＣＲ Ｃ発生装置４４６に供給される。この前に計算したＣＲＣ値は、データ・ブロッ ク転送データから再計算したＣＲＣ値と比較される。このＣＲＣｔの比較の一致 ／失敗の状態は、最終的にホスト・インタフェース１２に接続されたホストが入 手可能な状態条件に反映される。

ホスト・インタフェース５０″の動作は、一般的にインタフェース命令シーケン サ４１２内のレジスタに対してフンフィギュレーンヨン状態パラメータをプログ ラムすることから行われる。これらの値によって、ホスト・インタフェース装置 ５０″のプログラム状態か設定される。これらのデータの値は、マイクロコント ローラ５２のトータル・アドレス・スペース内のこれらの値のＩｌｏによってマ ンピングされたロケーションに基づいてホスト・マイクロコントローラ５２によ ってプログラムされる。これらのデータ値は、ホスト・マイクロコントローラ・ データ・アドレス及び制御バス５４のデータ部分５４１でインタフェース命令ノ ーケンサ４１２に供給される。対応するＩ１０アドレスと制御信号はバス５４の アドレス及び制御部分５４２でマイクロコントローラ復号装置４５４に供給され る。？１号されたアドレスと制御信号は制御線４５８を介して非同期論理装置４ ５６に供給される。これに応答して、対応するラッチ・イネーブル信号か制御線 ４６６を介してインタフェース命令シーケンサ４１２に供給され、データをイン タフェース命令シーケンサ４１２内の対応するレジスタに書き込むことを可能に する。同様に、既存のフンフィギュレーンヨン・パラメータと状態データをホス ト・マイクロコントローラ５２（二よってインタフェース命令シーケンサのレジ スタから読み出すことかできる。

インタフェース命令シーケンサ４１２内のこのような１つのレジスタは、命令レ ジスタである。有効な命令値がこのレジスタに書き込まれると、インタフェース 命令シーケンサ４１２はＩ１０チャンネル準備準備金デアサートし、マイクロコ ントローラ５２に割り込みをかけて新しい命令を受け取ったことを示す。この命 令及び関連するデータは、内部データ・バス４４４とマルチプレクサ４４２を介 してインタフェース命令シーケンサ４１２から読み取ることかできる。マイクロ コントローラ５２かインタフェース命令シーケンサ４１２とバッファ／ンーγン サ内の制御レジスタを適当にプログラムするとホスト・インタフェース装置５０ はＩ１０チャンネル準備準備金再び表明するように指示され、この命令の処理を 開始することを許される。

統合を行う制御信号か制御線４７４によって非同期論理装置４５６に供給される 。これに応答して、ＦＩＦＯの制御信号は制御線４６０によってＦＩＦＯ制御装 置４８０に供給される。制御線４８２に供給された他のＦＩＦＯ制御信号によッ テ、ＦＩＦＯ１ｉ１１ａＫｌ装置４８０ｆｔＦ　ＴＦＯ４１８）１Ｍ＋４−ＩＦ ＩＢｌｔ６゜ＦＩＦＯの状態に関する状態情報は状態線４８４によって非同期論 理装置４５６に戻される。

非同期論理装置４５４は、制御線４６２．４６４てＣＲＣ発生装置４４６とＣＲ Ｃ制御装置４６８に対して制御信号を更に供給する。ＣＲＣ制御装置ｔ４６８は ＣＲＣ発生装置４４６の詳細な動作を担当し、更にマルチプレクサ４２２．４２ ４のいずれかを選択してＣＲＣｌ［を内部データ・バス４５４．４６６から必要 に応じてハス４３４．４３６に転送し、ＣＲＣ値を現在転送中のデータ・ブロッ クの終端部に追加する。ＣＲＣ発生装置４４６とＣＲＣ制御装ｆｔ４６４は、状 態情報を状態線４７６を介して非同期論理装置４５６に戻す。このような状態信 号の１つは、ＣＲＣ値の比較動作の一致／失敗状態である。この制御信号は、マ ルチプレクサ４１４、ラッチ４３０．４３２及びマルチプレクサ４４２の特定の 動作を制御する池の信号と共に制御線４６６の幾つかに供給される。更に、非同 期論理装置４５６は、線１３２．７８２にボートＡとボートＢの要求信号を発生 し、線１３６．７８．にボートＡとボートＢのバイトカウント制御信号を発生し てこれらを残りの制御線４６６を介して供給する。最後に、非同期論理装置４５ ６は、割り込み信号を発生してこれをマイクロコントローラ割り込み線５４．に 対する線４６６の内の１本に供給する。前に説明したように、この割り込み信号 を使用し、マイクロコントローラ５２に警報を出してインタフェース命令シーケ ンサ４１２に命令を受け取らせてブロック・データの転送の終端部を示すか、こ こでは、例えば、一般的に更にデータの転送を行うために新しいホスト・アドレ スＰＣのアドレス値か要求され、またはＣＲＣの一致動作の失敗時にこの値か要 求される。

インタフェース命令シーケンサ４１２の詳細部分を表す第７Ｂ図は、共存コンフ ィギュレーンヨン制御レジスタの二重バッファされたステージング・セットを示 す。マイクロコントローラ・インタフェース装置５００はホスト・マイクロコン トローラ・データ、アドレス及び制御バッファ５４のデータ及び制御部分５４３ ．を受け取る。マイクロコントローラ・インタフェース装置５００は、また制御 線４６６の１つを介して非同期論理装置４５６からイネーブル制御信号を受け取 る。

これと平行して、ホスト・インタフェース装置５０２は、ホスト・インタフェー ス・データ制御及びアドレス線１２．、を受け取ると共に制御線４６６の他の１ 本を介して非同期論理装置４５６からイネーブル制御信号を受け取る。マイクロ コントローラ・インタフェース５００とホスト・インタフェース装置５０２を通 過したデータは、内部データ・バス５０４．５０６を介してマルチプレクサ５０ ８に供給さね、このマルチプレクサ５０８は入力線５０４．５０６から分配バス ５１４のいづれかの出力線にデータを選択的に供給するデマルチプレクサ／ルー タとして動作する。このマルチプレクサの機能は、マイクロコントローラ・イン タフェース装置５００とホスト・インタフェース装置５０２が協力して駆動する 場合、制御線５１２の１本の選択信号によって制御される。マルチプレクサ５０ ８からのデータは分配バス５１４を介してデータ・レジスタ５１８のアレイに転 送される。これらのデータ・レジスタは命令（ＣＭＤＩ）ヘット（ＳＤＨＩ）、 シリンダ（ＣＹＬＩ）セクタ（ＳＣＴＩ）、カウント（ＣＮＴ）　、データ（Ｄ ＡＴＡＩ）、及び固定値のＣＲＣンードを決定する単独のバイトを記憶する。従 って、マルチプレクサ５０８の機能と制御バス５１２から線５１０に供給された 制御信号によって、レジスタ・アレイ５１６内の各レジスタには１央立して選択 されたバイトの値が書き込まれる。

第２レノスタ・アレイ５１８は、アレイ５１６のカウント・レジスタを介してヘ ットを複写する。更にエラー（ＥＲＲＯ）レジスタを設けて現在のエラーの状態 の値を保持する。ホスト・インタフェース１２またはホスト・マイクロコントロ ーラ５２からの全てのデータは、データ・レジスタ、ＤＡＴＡＩとＤＡＴＡＯを 介して供給する。これらの２つのレジスタは、１つのワード（１６ビツト）／バ イト変換器として共にづさしてホスト・インタフェース１２からの転送を行う。

制御線５１０．５１１に供給される制御信号によってカウント・バイト値を介し てアレイ５１６からアレイ５１８にヘッドの高速並列転送が行われる。アレイ５ １６のカウント・レジスタを介するヘッドとは異なり、アレイ５１８の対応する レジスタを使用し、現在のデータ・ブロックの転送動作を直接制御する。ホスト ・インターフェース装置５０′の目的のためにホスト・インタフェース１２は一 般的に「物理的」ブロック・アドレス・モードで動作し、セクタは５１２のバイ ト長を存するものとして予め定義されている。従って、カウント・レジスタに記 憶されている幾くつかの数のセクタによって構成されるデータ・ブロックを転送 する場合、各セクタ内のデータを現在のヘッドかアクセスしている現在のシリン ダのセクタ内のオフセット・カウントとして参照することかできる。従って、デ ータ・ブロックの各セクタをホスト・インタフェース装置５０″を介して転送す るに従って、レジスタ・アレイ５１８のセクタ・レジスタに記憶されている値か インクリメントさ托カウント・レジスタの値はデクリメントとされる。セクタの 数がシリンダ当たりの予め決められたセクタの数（一般的に１７）を超えると、 セクタの値はゼロと取り替えられ、ヘットの値はインクリメントされる。同様に 、最大のヘッドの数を超えると、シリンダの数をインクリメントする。セクタ・ レジスタの値のインクリメントは、マイクロコントローラまたはホスト・インタ フェース５００．５０２から制御線５１１で受信された制御信号に応答して実行 される。

セクタの数がシリンダ当たりの所定のセクタの数を超えると、このセクタの数の オーバフローは、オーバフロー・アドレス計算装置５２２によって検出される。

このオーバフロー・アドレス計算装置５２２は、線５５０を介して現在のカウン ト、セクタ、シリンダ及びヘッド・レジスタの値を監視する。セクタ、シリンダ 及びヘッド・レジスタの値のいずれか１つがその予め決められた限界に達すると 、セクタ、シリンダ及びヘッド・レジスタの値の新しい組み合わせを計算してレ ジスタ・アレイ５１６の対応するレジスタに書き込む。現在のカウント値は、レ ジスタ・アレイ５１６内のその対応するレジスタに書き込むことによって、また 保存される。従って、現在のセクタか転送されるのと同時に、セクタ、シリンダ 及びヘッドの値の新しい組み合わせを並列にレジスタ・アレイ５１８に転送する ことができ、ホスト・マイクロプロセッサ５２を含めることなくまたデータ・ブ ロックの転送の完了に対応する実質的な待ち時間を導入することなく、データ・ ブロックの転送を継続することができる。

レジスタ・アレイ５１８の命令レジスタは、セクタ当たりの基準では変化しない 。そうではなくて、この命令は、転送中のデータ・ブロックに対して実行されて いる動作を決定する。

レジスタ・アレイ５１８のデータ・レジスタを介してこの命令に記憶されている 値は、制ＭＭ５３０．５３２．５３４．５３６．５４０．５４２を介してインタ フェース命令シーケンサ４１２の制御論理に対して直接入手可能である。更に、 レジスタ・アレイ５１６のエラー・レジスタのデータ値と固定シードＣＲＣ値は 制御線５４４，４４８□で入手可能である。固定されたＣＲＣのシード値以外に 、これらのレジスタの値を使用してインタフェース命令シーケンサ４１２の動作 を選択して漸次この動作に順番を付ける。

可変ＣＲＣ発生器５１２を設け、現在のヘッドとシリンダ・レジスタの値によっ て直接決まるＣＲＣのシード値を発生する。本発明の好適な実施例では、排他的 ビットまたは制御線５３２．５３４からのヘッドとシリンダの値のビットは、可 変シード装置５２８によって実行される。その結果得られる８ビツトの位置によ って決まるＣＲＣのシード値は、ａｌ１４４８１に供給される。マイクロコント ローラ・インタフェース装置ｓｏｏからの制御信号によって制御されるマルチプ レクサ（図示せず）は、位置によって決まるまたは固定されたＣＲＣのシード値 はインタフェース命令シーケンサ４１２からＣＲＣ発生装置４４６へのＣＲＣン ード線４４８に供給されるかどうかを選択する。従って、データの妥当性かホス ト・イシダフエース装置１１５０”に対してＣＲＣを設けることによって保証さ れるだけてな（、引き続いてディスク１４から読み出された場合、データは意図 したヘッドとシリンダから得られるという別の完全な状態のチェックか行われる 。

最後に、ホスト・マイクロコントローラ５２とホスト・インタフェース１２に接 続されたホストは、いずれもレジスタ・ア、レイ５１８のデータ・レジスタを介 してヘッドの現在の値を読み取ることか可能になる。汎用データ・マルチプレク サ５２４はバス５２２を介してレジスタ・アレイ５１８のヘッド、シリンダ、セ クタ、カウント、データ及びエラー・レジスタに接続される。従って、これらの レジスタの値は、いずれもこの汎用データ・マルチプレクサ５２４を介して内部 データ・バス５４６に対して選択し、内部命令シーケンサ４１２を介してホスト ・データ・バス＋２．に更に供給することができる。同様に、状態マルチプレク サ５２６はレジスタ・アレイ５１８の全レジスタに接続され、更に、レジスタ・ アレイ５１６の命令レジスタに接続される。この状態マイクロコントローラ５２ ６を介して入手可能な値はデータ・バス４４４に対する内部データ・バス５４８ に供給され選択したデータをマルチプレクサ４４２に転送する。

従って、共通なセットのディスクに対して１つ以上のアクチュエータのアセンブ リを制御するための総合的、高性能で柔軟性のあるアーキテクチャを説明した。

更に、電子的制御アーキテクチャと特にディスクの表面からデータを読み取りこ のディスクの表面に対してデータを書き込むことの両方によってデータの完全な 状態を保証する多重階層スキームを説明した。このアーキテクチャは、モジュー ル性とこれか仲裁制御装置を使用して各アクチュエータまたは制御装置内の中間 バッファ・メモリに対するアクセスを管理していることに特に注意を払うべきで あり、このアクチュエータまたは制御装置によって、個別のマイクロコントロー ラかホスト・インタフェースを管理するそれぞれのタスクとアクチュエータ・ア センブリの低レベルの制御のために完全に動作することかできる。

従って、本発明の多くの変形と変更が上述の開示に照らして可能である、ことを 理解しなければならない。従って、添付の請求の範囲の範囲内で本発明を上で特 に説明したのと異なったに様で実施すること力′できる、ことを見に理解しなけ ればならない。

第１図 平成　年　月　日

Claims (2)

【特許請求の範囲】
1. １．ホスト・プロセッサ・インタフェースと記録媒体の間のデータの転送を制御 するアーキテクチャに於いて、上記のアーキテクチャは：ａ）データを記憶する 手段； ｂ）データをバッファする手段； ｃ）ホスト・インタフェース； ｄ）上記の記憶手段と上記のバッファ手段の間のデータの転送を制御する第１制 御手段； ｅ）上記のホスト・インターフェースと上記のバッファ手段の間のデータの転送 を制御する第２制御手段；及び ｆ）上記の第１及び第２制御手段に応答して、データの記憶と上記の第１及び第 ２制御手段による上記のバッファ手段に対する検索のためのアクセスを仲裁する 第３手段； によって構成されることを特徴とするアーキテクチャ。
2. ２．ハード・ディスクの駆動システムを制御するアーキテクチャに於いて、上記 のアーキテクチャは： ａ）データを記憶するのに適した表面を有するディスク；ｂ）所定の第１型のデ ータを上記の表面に転送する手段；ｃ）上記の所定の第１型のデータと所定の第 ２型のデータの間でデータの変換を行う手段； ｄ）上記の所定の第２型のデータを含むデータを記憶するバッファ；ｅ）上記の 転送手段と上記の変換手段を制御する制御手段であって、上記の第１手段はデー タの転送のために上記のバッファにアクセスする第１要求を発生する手段を有す る上記の制御手段； ｆ）ホスト・インタフェース； ｇ）所定の第３型のデータを上記のホスト・インタフェースに対して転送するイ ンタフェース手段であって、上記の所定の第２型のデータと上記の所定の第３型 のデータの間でデータの変換を行う手段とデータの転送のために上記のバッファ にアクセスする第２要求を発生する手段を有する上記のインタフェース手段；及 び ｈ）上記の第１及び第２要求に応答して、データの転送のために上記のバッファ に対するアクセスを仲裁する手段であって、上記の制御手段と上記のインタフェ ース手段による上記のバッファに対するアクセスを選択的に可能にする上記の仲 裁手段； によって構成されることを特徴とするアーキテクチャ。