JPH0638480B2 - 集積回路装置の製造方法 - Google Patents

集積回路装置の製造方法

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JPH0638480B2
JPH0638480B2 JP61230240A JP23024086A JPH0638480B2 JP H0638480 B2 JPH0638480 B2 JP H0638480B2 JP 61230240 A JP61230240 A JP 61230240A JP 23024086 A JP23024086 A JP 23024086A JP H0638480 B2 JPH0638480 B2 JP H0638480B2
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Description

【発明の詳細な説明】 Ａ．産業上の利用分野 この発明は、高集積度の絶縁分離型の集積回路装置の方
法に関するものであり、具体的にいえば、トレンチ型の
絶縁分離領域内に選択的に成長されたエピタキシヤル成
長領域にも能動回路装置を形成する高集積度の集積回路
装置の製造方法に関するものである。
Ｂ．従来技術及び発明が解決しようとする問題点 装置間の分離（アイソレーシヨン）は集積回路の製造に
おいて重点な態様である。これは、寄生キヤパシタンス
等の現象の発生を防止するのに極めて重要なためであ
る。これまでに、分離のため各種の方法が用いられて来
た。米国特許第４３５７６２２号明細書では、相補型Ｎ
ＰＮ／ＰＮＰ構造で、トランジスタ周囲に分離領域を設
けるため、埋設酸化物分離（ＲＯＩ）技術が用いられて
いる。しかし、この方法では、コンパクトな構造を達成
するのが困難である。
他の方法では、単結晶Ｓｉ基板中に、分離トレンチがエ
ツチングされ、酸化物で被覆される。この例では、酸化
物層の形成は別工程で行われる。さらに、トレンチは装
置の能動エレメントを構成せず、装置の能動エレメント
はトレンチ内に形成されない。むしろ、トレンチ自身お
よび充填する酸化物が、装置間の分離を行う。その結
果、基板上のかなりの空間が無駄になる。
その方法の１例は、I.Antipov,C.G.Jambotkar,“ポスト
・エミツタ多結晶シリコンによるトレンチの分離（Post
Emitter Polysilicon Trench Isolation）”アイ・ビ
ー・エム・テクニカル・デイスクロジヤ・ブレテイン
（ＩＢＭ Technical Disclosure Bulletin），１９８
２年７月、pp５８８−５８９に記載されている。その開
示によれば、トレンチは酸化物および窒化物でライニン
グされ、多結晶シリコンで再充填される。この結果極め
て深い構造が得られ、これは、基板上の隣接する装置間
に横方向に電荷が流れるのを防止するのに必要である。
米国特許第４１５９９１５号明細書にも、この方法が例
示されている。上記特許では、アレイ中の個々のトラン
ジスタの周囲に、深い分離領域が形成される。この場合
も深い構造が形成され、構造全体として、基板上にかな
りの空間を占める。
他に、装置間分離の適切な方法として、酸化物ライニン
グ、またはＲＯＩを行わない、トレンチ分離のみの方法
があるが、この方法は実施が困難である。
選択的エピタキシヤル成長は、装置の能動エレメントが
酸化物層のエツチングされた領域内に形成され、周囲の
酸化物が必要な分離を行うものであり、従来から使用さ
れている。この技術を、基板上の利用できる面積をあま
りとらない垂直トランジスタ構造、および対称トランジ
スタ構造に適用しようと努力が行われている。
選択的エピタキシヤル成長を利用せずに、かかる構造を
形成しようとする試みは、Reisman等、“対称トランジ
スタ構造の製法（Method for Making Symmetrical Tran
sistor Structures）、アイ・・ビー・エム・テクニカ
ル・デイスクロジヤ・ブレテイン（ＩＢＭ Techical D
isclosure Bulletin）、１９８２年１２月、ｐｐ３３５
７−３３６３、および米国特許第４２１４３１５号明細
書（垂直トランジスタ構造（Vertical Transistor Stru
ctures））に記載されている。上記の特許では、個々の
トランジスタを取囲む深い分離領域が、別工程で形成さ
れる。
これまで、選択的エピタキシヤル成長は、酸化物層のエ
ツチングされた領域内に、サブコレクタを含む装置の能
動エレメントすべてを形成するのに利用されていた。米
国特許第４４００４１１号明細書にそのような構造が開
示されている。しかしこの方法でサブコレクタを選択的
にエピタキシヤル成長させた場合、オートドーピングそ
の他の問題が発生する。
したがつて、この発明の主な目的は、トレンチ型絶縁分
離領域の空所にも能動回路装置を形成する高集積度の集
積回路装置の製造方法を提供することである。
この発明の他の目的は、半導体表面の酸化物領域内の部
分的にエツチングされた部分に選択的エピタキシヤル成
長されたエピタキシヤル領域中に、１つの能動回路装置
を構成する。サブコレクタを含むすべての能動領域を形
成する事により発生するオート・ドーピングの問題を回
避すると同時に寄生容量の減少した集積回路装置の製造
方法を提供することである。
Ｃ．問題点を解決するための手段 この発明による高集積度の集積回路装置の製造方法の１
つの特徴は、１つの能動回路装置の能動領域を構成する
サブコレクタがトレンチ型絶縁分離領域の形成に先立つ
て形成され、次に、サブコレクタ位置に対応して基板上
部にトレンチが穿設されて谷を形成し、この谷の内壁の
酸化膜により規定され底壁に開口を有する絶縁分離領域
内に選択的にエピタキシヤル成長されたエピタキヤル領
域に残りの能動領域を形成することである。
この発明の製造方法は次の通りの構成を有する。
第１導電型の複数のサブコレクタを含む下部およびその
上に積層された第２導電型の上部から成る単結晶性半導
体基板を準備する工程、 サブコレクタ位置に対応して複数の開口を有するマスク
膜を基板上に形成する工程、 前記マスク開口を通して基板をエツチングしてサブコレ
クタに達する実質的に逆メサ形状の複数の谷を形成する
工程、 前記基板を酸化雰囲気に露出して谷の内壁に十分な厚さ
の絶縁分離膜を成長させる工程、 前記基板を異方性エツチング雰囲気に露出して前記絶縁
分離膜の底壁に前記マスク開口に整列した底壁開口を形
成する工程、 前記基板を第１導電型のエピタキシヤル成長雰囲気に露
出して前記谷を充填する第１導電型のエピタキシヤル領
域を選択的に成長させる工程、 前記エピタキシヤル成長領域の表面において前記絶縁分
離膜に隣接して第２導電型のソースおよびトレインを形
成して１つのＦＥＴ回路装置を形成する工程、 前記絶縁分離膜により分離された前記基板上部に別の能
動回路装置を形成する工程、より成る集積回路装置の製
造方法。
Ｄ．実施例 第１(a)図−第１(j)図は、この発明による第１の種類の
構造を形成する工程段階を示す。第１(a)図で、単結晶
シリコン基板１０は、５×１０19〜２×１０20／cm3の
範囲でｎ＋型にドーピングした下部１２と、形成する装
置の種類に応じてドーピングした上部１４を有する。た
とえば、ｎチヤネルのＭＯＳ構造を形成するには、上部
１４は、１０14〜３×１０16／cm3の濃度にｐ型にドー
ピングする。ＮＰＮバイポーラ構造が望ましい場合は上
部１４は、希望の装置の性質に応じて特定濃度（たとえ
ば１０15〜５×１０16／cm3の範囲）のｎ−型にドーピ
ングする。また、上部１４は、下部１２から分離したエ
ピタキシヤル層として形成することができる。下部１２
は、形成する装置のサブコレクタ領域を形成する。さら
に、下部１２は、これよりも感度の高いＳｉ構造中に埋
設したサブコレクタであつてもよい。
この時点で、この明細書全体を通じて、ドーピング剤の
濃度の好ましい範囲を示してあることに注目されたい。
さらに、広範囲のドーピング技術の知識を有する技術者
が示された濃度範囲を用いて、不必要な実験をせずに適
切な技術を使用することができる。
厚み２００ｎｍないし２μの酸化物層２０を従来の方法
で上部１４上に成長させる。エミツタ酸化物開口部３０
も周知の方法を用いて異方的に形成させる。第２図に示
すように、複数の装置を製作する場合は、複数の開口部
を形成させる。これらの開口部は、形成される垂直トラ
ンジスタ構造の自己整合を確実にするため、後に行われ
る反応性イオン・エツチング（ＲＩＥ）工程で使用され
る。
第１(b)図は、上部１４をプラズマまたは湿式エツチン
グにより下部１２に達する迄エツチングして形成した部
分的にアンダカツトされた逆メサ状の谷４０を示す。こ
のような形状の谷は、最初は等方性エツチングにより、
次に異方性エツチングにより、効果的に形成される。こ
の谷は、第１(c)図−第１(j)図には示されていないが、
第１(b)に示すように、サブコレクタ領域１２まで伸ば
すことができる。一般に、谷４０は第１(b)図−第１(j)
図および第２図に示すような形状、すなわち平坦な下面
を有する台形であることが好ましい。プラズマ・エツチ
ングを用いた場合、谷４０の側面は曲面であつてもよ
い。長方形の谷をエツチングしてもよい。
サブコレクタ領域１２から外方拡散させて能動装置を谷
４０内に、下記に述べる方法で形成する。谷４０は能動
装置領域を構成する。この領域の大きさは、穴３０の
幅、形成するベースの大きさ、およびその中のエピタキ
シヤル成長の大きさによつて変えることができる。実際
に、望ましいベースの幅は、エピタキシヤル成長の大き
さが選択したベースの幅によつて決まるために、全体を
決定する要素となる。
第１(c)図で、熱形成SiO2等の酸化物層を谷４０の内面
に成長させる。望ましい厚みは、装置の望ましい動作特
性および必要とする分離の程度に応じて、２０ないし３
００ｎｍとすることができる。酸化物層は極めて薄いも
のでよく、これにより従来可能であつた構造よりコンパ
クトにすることができる。また、２層以上を成長させる
ことも可能で、追加する層は窒化物（酸化物・窒化物の
組合わせを形成）または他の適当な絶縁体とする。これ
らの層は寄生キヤパシタンスを防止する効果がある。
次に、第１(d)図に示すように、酸化物層５０に、酸化
物上層２０に形成したエミツタ開口部を通してＲＩＥを
行い、酸化物層５０中に異方的に自己整合コレクタ・ホ
ール６０を開口させる。このようにして、サブコレクタ
領域１２は、装置全体の他の能動エレメントに接触す
る。この方法で形成したコレクタ・ホール６０は、エミ
ツタ開口部３０と同じ大きさでなければならない。
ＲＩＥ工程後に、選択性エピタキシヤル技術を用いて谷
（クレバス）４０を再充填する。第１(e)図に示すよう
に、コレクタ７０は、サブコレクタ１２からエピタキシ
ヤル成長層内への不純物の外方拡散により、サブコレク
タの谷４０内への延長部としてい形成される。この時点
で、コレクタ７０の不純物濃度を増大させるために、平
坦化拡散またはイオン注入を行うことができる。これが
必要な場合は、選択的エピタキシヤル成長の前に行うこ
とが好ましい。
最後に、谷内でｐ型シリコン８０を成長させて、装置の
ベースを形成させる。第１(f)図で、濃度が５×１０19
〜２×１０20／cm3のｎ＋型エミツタ９０を拡散または
イオン注入により、ｐ型エピタキシヤル構造８０内に形
成させる。
装置全体で、コレクタとベース、ベースとエミツタの接
合部間のベース領域の幅は、これも望ましい装置の特性
により、０．１〜０．５μとすることができる。これま
でに述べた工程では、自己整合構造のほかに、装置の製
作に重要な、面積の等しい上記の接合部が得られる。こ
れらの接合部の面積はそれぞれ等しい寸法のエミツタ開
口部およびコレクタ開口部により画成される。
さらに、谷４０内へのＰ型エピタキシヤル成長層８０の
形成過程の間に、コレクタ７０がサブコレクタ１２から
の外方拡散によるその延長部の形で同時に形成されるこ
とに注目されたい。代りに、イオン注入、拡散等、適当
な方法を用いて、コレクタ、ベースおよびエミツタを別
々の工程段階で成長させることができる。
第１(g)図は、装置のｎ＋型サブコレクタ・リーチスル
ー１００の形成を示す。このリーチスルーは、装置全体
の接触構造の残りの部分と同じ主表面の接触を容易にす
るために、サブコレクタ領域１２と同じ濃度とする。こ
れについては以下に詳述する。
第１(h)図−第１(j)図は、この発明の装置および形成方
法を可能にする代りのベース接触構造を示す。皿状形状
の谷４０のため、ウエーハ表面上にベース接点を形成す
ることが可能で、これにより、これまでの場合のような
埋設接点の代りに、装置の、アレイ中の他の能動エレメ
ントへの接続を可能にする。
第１(h)図で、酸化物層２０を通して外部のベース接点
１７４を形成する。また、エミツタ接点１７２を、サブ
コレクタ・リーチスルー１００の接点１７６と共に形成
する。
代りに、第１(i)図で、重複接点１８２が領域８０を、
初期に酸化物層２０の下および基板１０の上部１４中に
拡散またはイオン注入により成長させたｐ＋型の領域１
８４と接続する。接点１７２、１７４、１７６および１
８２に、多結晶シリコン、ポリサイド、ケイ酸化金属等
の材料を使用することができる。このように、隣接する
装置のベースは、外部からでなく、装置内で結合するこ
とができる。
第１(j)図は、接点材料として多結晶シリコン、ポリサ
イド、またはケイ酸化金属１９２を使用した重複接点構
造を示す。材料１９２を酸化物層２０の上に成長させ、
ベース領域８０に接触する。
第１(j)図に示した構造はバイポーラ構造であるが、上
記の技術はＣＭＯＳまたは相補型ＮＰＮ−ＰＮＰトラン
ジスタ・アレイの形成にも同様に適用可能である。
任意のＣＭＯＳ構成のアレイを第２図に示す。ｎ＋型の
Ｓｉブランケツト・サブコレクタ２０２上にｐ型のＳｉ
皮膜をエピタキシヤル成長させ、これにより工程が終了
した後、ＰＭＯＳ装置中に装置領域を形成させる上記の
選択的エピタキシヤル工程（第１(a)図−第１(e)図）を
用いて、複数のｎ型領域２０８を形成させる。元のｐ型
エピタキシヤル層の残存するｐ型領域が、ＮＭＯＳ装置
を製作するのに用いられる。その後、元の厚い酸化物相
のオーバーレイ（第１(a)図の酸化物層）が除去され
る。次にウエーハを洗滌した後、従来の方法を使用し
て、それぞれ適当な領域にＰＭＯＳおよびＮＭＯＳを製
作し、ＣＭＯＳ回路を形成させる。ゲート接点２９０、
２９２、および接点２８４、２８６、２９４、２９６の
形成も、周知の方法を用いて行う。第２図の最左端に示
す追加のｐ＋型領域２４０を成長させてＣＭＯＳ構造を
形成させることもできる。
第２図の各領域における不純物の好ましい濃度範囲は下
記のとおりである。
ｎ １０14−１０17／cm3 ｐ １０14−１０17／cm3 ｎ＋ ５×１０19−５×１０20／cm3 ｐ＋ ５×１０19−５×１０20／cm3 望ましい不純物の濃度範囲、および望ましい装置特性が
与えられれば、通常の知識を有する技術者にとつて、不
必要な実験が行わずに、各種のドーピングおよび成長技
術をいかに適用するかを決めることが可能であることは
明らかである。
上記の方法は、シリコンを用いた製造技術に基いて説明
を行つたが、適当な変更により、半導体の主原料とし
て、ガリウム・ヒ素（GaAs）を用いて上記の方法および
構造を実現することができる。
Ｅ．発明の効果 装置間の分離（アイソレーシヨン）帯形成を個別の形成
ステツプとしてではなく、工程中で一体的に形成するの
で、従来よりコンパクトなアレイ構造を実現できる。
【図面の簡単な説明】
第１(a)図−第１(j)図は、この発明の方法を用いた第１
の種類の構造と、各製造段階を示す。第２図は、第１図
に示す構造および方法によるエレメントで形成されるア
レイを示す。 １０……シリコン基板、１２……ｎ＋型にドーピングし
た下部、１４……形成すべき装置の種類に応じてドーピ
ングする上部、２０……酸化物層、３０……エミツタ酸
化物開口部、４０……谷（クレバス）、５０……酸化物
層、６０……コレクタ・ホール、７０……コレクタ、８
０……ｐ型エピタキシヤル構造、１００……サブコレク
タ・リーチスルー、１７２、１７４、１７６、１８２…
…接点、１９２……ケイ酸化金属を使用した重複接点。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 (56)参考文献 特開 昭48−25487（ＪＰ，Ａ) 特開 昭51−135385（ＪＰ，Ａ) 特開 昭49−40687（ＪＰ，Ａ)

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】第１導電型の複数のサブコレクタを含む下
    部およびその上に積層された第２導電型の上部から成る
    単結晶性半導体基板を準備する工程、 サブコレクタ位置に対応して複数の開口を有するマスク
    膜を基板上に形成する工程、 前記マスク開口を通して基板をエツチングしてサブコレ
    クタに達する実質的に逆メサ形状の複数の谷を形成する
    工程、 前記基板を酸化雰囲気に露出して、谷の内壁に十分な厚
    さの絶縁分離膜を成長させる工程、 前記基板を異方性エツチング雰囲気に露出して前記絶縁
    分離膜の底壁に前記マスク開口に整列した底壁開口を形
    成する工程、 前記基板を第１導電型のエピタキシヤル成長雰囲気に露
    出して前記谷を充填する第１導電型のエピタキシヤル領
    域を選択的に成長させる工程、 前記エピタキシヤル成長領域の表面において前記絶縁分
    離膜に隣接して第２導電型のソースおよびドレインを形
    成して１つのＦＥＴ回路装置を形成する工程、 前記絶縁分離膜により分離された前記基板上部に別の能
    動回路装置を形成する工程、 より成る集積回路装置の製造方法。
JP61230240A 1985-10-31 1986-09-30 集積回路装置の製造方法 Expired - Lifetime JPH0638480B2 (ja)

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JPS62106665A JPS62106665A (ja) 1987-05-18
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