KR100749888B1 - 씨모스 이미지 센서들 내에서 암전류를 감소시키기 위한아이솔레이션 기술 - Google Patents

씨모스 이미지 센서들 내에서 암전류를 감소시키기 위한아이솔레이션 기술 Download PDF

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Abstract

본 발명은 반도체 소자의 영역들을 아이솔레이션시키기 위한 아이솔레이션 방법 및 구조체에 관한 것이다. 상기 아이솔레이션 구조체 및 방법은, 전계 아이솔레이션 영역(field isolation region) 상에, 그리고 이미지 센서의 화소에 인접하는, 바이어스된 게이트를 형성하는 과정을 포함한다. 나아가, 상기 아이솔레이션 방법 및 구조체는, 활성 구역 내에 아이솔레이션된 트렌치를 형성하고, 실리콘을 포함하는 도핑된 도전성 물질로 상기 트렌치를 충진시키는 과정을 포함한다. 또한 기판의 활성 구역 내에 트렌치를 제공하는 과정, 상기 트렌치를 채우거나 혹은 부분적으로 충진시키기 위해 상기 트렌치 내에 에피택셜층을 성장시키는 과정, 상기 트렌치를 완전히 충진시키기 위해 상기 에피택셜층 위와 상기 트렌치 내에 절연성 물질을 증착시키는 과정에 의해 상기 영역들을 아이솔레이션시키는 방법 및 구조체가 제공된다.

Description

씨모스 이미지 센서들 내에서 암전류를 감소시키기 위한 아이솔레이션 기술{ISOLATION TECHNIQUES FOR REDUCING DARK CURRENT IN CMOS IMAGE SENSORS}
본 발명의 상기 특징들 및 다른 특징들과 이점들은 첨부된 도면과 함께 제공되며 본 발명의 바람직한 실시예를 설명하는 이하의 상세한 설명으로부터 더욱 명백해질 것이다.
도 1a는 바람직한 씨모스 이미지 센서의 평면도이다.
도 1b는 1B-1B선을 따라 절단된 도 1a의 이미지 센서 부분의 횡단면도이다.
도 2a는 본 발명의 제1 바람직한 실시예에 따른 씨모스 이미지 센서 부분의 평면도이다.
도 2b는 2B-2B선을 따라 절단된 도 2a의 이미지 센서 부분의 횡단면도이다.
도 3a는 본 발명의 또 다른 바람직한 실시예에 따른 2x2 화소 레이아웃을 나타낸 씨모스 이미지 센서 부분의 평면도이다.
도 3b는 3B-3B선을 따라 절단된 도 3a의 이미지 센서 부분의 횡단면도이다.
도 4는 본 발명의 실시예에 따른 1x1 화소 레이아웃을 나타낸 대표 화소 레이아웃도이다.
도 5는 본 발명의 또 다른 실시예에 따른 공정에서의 트렌치를 나타낸 씨모 스 이미지 센서 부분의 횡단면도이다.
도 6은 도 5에 도시된 공정 단계에 뒤이은 공정 단계에서의 트렌치를 나타낸 씨모스 이미지 센서 부분의 횡단면도이다.
도 7은 도 6에 도시된 공정 단계에 뒤이은 공정 단계에서의 트렌치를 나타낸 씨모스 이미지 센서 부분의 횡단면도이다.
도 8은 도 7에 도시된 공정 단계에 뒤이은 공정 단계에서의 트렌치를 나타낸 씨모스 이미지 센서 부분의 횡단면도이다.
도 9는 도 7 및 도 8의 트렌치를 포함한 씨모스 이미지 센서 부분의 횡단면도이다.
도 10은 본 발명의 또 다른 바람직한 실시예에 따른 공정에서의 트렌치를 나타낸 씨모스 이미지 센서 부분의 횡단면도이다.
도 11은 도 10에 도시된 공정 단계에 뒤이은 공정 단계에서의 트렌치를 나타낸 씨모스 이미지 센서 부분의 횡단면도이다.
도 12는 도 11에 도시된 공정 단계에 뒤이은 공정 단계에서의 트렌치를 나타낸 씨모스 이미지 센서 부분의 횡단면도이다.
도 13은 도 12에 도시된 공정 단계에 뒤이은 공정 단계에서의 트렌치를 나타낸 씨모스 이미지 센서 부분의 횡단면도이다.
도 14는 도 13에 도시된 공정 단계에 뒤이은 공정 단계에서의 트렌치를 나타낸 씨모스 이미지 센서 부분의 횡단면도이다.
도 15는 도 13에 도시된 공정 단계에 뒤이은 공정 단계에서 본 발명의 또 다 른 바람직한 실시예에 따른 공정에서의 트렌치를 나타낸 씨모스 이미지 센서 부분의 횡단면도이다.
도 16은 도 15의 트렌치를 포함한 씨모스 이미지 센서 부분의 횡단면도이다.
도 17은 도 16의 트렌치를 포함한 씨모스 이미지 센서 부분의 횡단면도이다.
도 18은 본 발명에 따라 제조된 씨모스 이미지 센서를 포함하는 프로세서 시스템의 개략도이다.
본 발명은 반도체 소자들에 관한 것으로, 더욱 상세하게는 씨모스 이미지 센서들(CMOS image sensors)을 포함하는 반도체 소자들에 사용하기 위한 트렌치 아이솔레이션 기술(trench isolation technology)에 관한 것이다.
실리콘 집적회로(integrated circuit: IC) 제조공정에서는, 기판에 형성된 반도체 소자들을 아이솔레이션(isolation)하는 것이 종종 필요하다. 이는, 많은 반도체 메모리 소자들, 예들 들어 디램(DRAM), 플래시(flash) 메모리, 에스램(SRAM), 마이크로프로세서들, 디에스피(DSP) 및 에이직(ASIC)에 있어서 그러하다. 씨모스 이미지 센서의 각 화소들(pixels) 또한, 서로 아이솔레이션되는 것이 필요하다.
씨모스 이미지 센서 회로는 초점면 배열(focal plane array)의 화소 셀들 (cells)을 포함하고, 상기 셀들의 각각은 광적으로 생성된 전하를 축적하기 위한, 기판 내의 전하 축적 영역(charge accumulation region) 상에 배치된 포토게이트(photogate), 포토컨덕터(photoconductor) 또는 포토다이오드(photodiode)를 포함한다. 각 화소 셀은 상기 전하 축적 영역에서 플로팅 확산 노드(floating diffusion node)로 전하를 전송하기 위한 트랜지스터와, 상기 전하의 전송 전에 상기 확산 노드를 소정의 전하 레벨로 리셋하기 위한 트랜지스터를 포함할 수 있다. 상기 화소 셀은 또한, 상기 확산 노드로부터 전하를 입력하여 증폭하기 위한 소스 팔로워 트랜지스터(source follower transistor)와, 상기 소스 팔로워 트랜지스터로부터 셀 콘텐츠(cell contents)의 독출을 제어하기 위한 액세스 트랜지스터(access transistor)를 포함할 수 있다.
씨모스 이미지 센서에서는, 화소 셀의 활성 요소들(active elements)은 (1)광자(photon)를 전하로 변환하는 기능; (2)이미지 전하를 축적하는 기능; (3)전하 증폭이 수반되는, 전하를 플로팅 확산 노드로 전송하는 기능; (4)전하를 상기 플로팅 확산 노드로 전송하기 전에 상기 플로팅 확산 노드를 공지의 상태로 리셋하는 기능; (5)독출을 위한 화소를 선택하는 기능; 및 (6)상기 플로팅 확산 노드로부터 화소 전하를 나타내는 신호를 출력, 증폭하는 기능과 같은 필수 기능들을 수행한다. 광 전하(photo charge)는, 초기의 전하 축적 영역에서 상기 플로팅 확산 영역으로 이동할 때 증폭될 수 있다. 상기 플로팅 확산 노드의 전하는 일반적으로, 소스 팔로워 출력 트랜지스터에 의해 화소 출력전압으로 변환된다. 씨모스 이미지 센서 화소의 광감응성(photosensitive) 요소는 일반적으로, 공핍형 p-n 접합 포토 다이오드(depleted p-n junction photodiode) 또는 포토게이트 아래의 전계 유기형 공핍 영역(field induced depletion region)이다. 광감응성 소자의 특정 화소에 입사한 광자는 인접 화소에 확산하여, 잘못된 화소에 의한 광자의 검출, 즉 크로스토크(cross-talk)를 가져올 수 있다. 그러므로, 씨모스 이미지 센서 화소들은 화소 크로스토크를 방지하기 위해 서로 아이솔레이션 되어야 한다. 광에 대하여 감응성이 있도록 의도적으로 제조된 씨모스 이미지 센서들의 경우에, 화소들 사이의 전기적 아이솔레이션뿐만 아니라 광학적 아이솔레이션을 제공한다는 장점이 있다.
상술한 형태의 씨모스 이미지 센서들은 예를 들면, "256 times 256 CMOS Active Pixel Sensor Camera-on-a-Chip"라는 제목으로 IEEE Journal of Solid State Circuits, Vol.31(12), pp.2046-2050(1996)에 개시된 Nixon 등의 논문, "CMOS Active Pixel Image Sensors"라는 제목으로 IEEE transactions on Electron Devices, Vol.41(3), pp.452-453(1994)에 개시된 Mendis 등의 논문에 언급된 바와 같이, 일반적으로 공지되어 있다. 또한, 통상적인 씨모스 이미지 센서들의 동작을 기술한 미국특허 제 6,177,333호 및 제 6,204,524호를 참조하기 바라며, 그 내용들은 참조로서, 본 발명에 포함되어 있다.
샐로우 트렌치 아이솔레이션(shallow trench isolation: STI)은 화소들, 소자들 또는 회로를 서로 아이솔레이션 시키기 위해 사용될 수 있는 기술의 일종이다. 일반적으로 트렌치는, 인접 화소들, 소자들 또는 회로 사이에 물리적 및 전기적 장벽을 제공하기 위해, 기판에 식각되고 절연체로 충진된다. 예컨대, 재충진된 트렌치 구조들은 건식 비등방성(dry anisotropic) 또는 다른 식각 공정에 의해 트 렌치를 식각하고, 그 다음에 상기 트렌치를 화학증기증착된(chemical vapor deposited: CVD) 실리콘 다이옥사이드(SiO2)와 같은 절연체로 충진함으로써 형성된다. 상기 충진된 트렌치는 그 다음에, 에치백(etch-back) 공정에 의해 평탄화되어 상기 절연체는 상기 트렌치 내에만 잔존하고, 그 상부면은 상기 실리콘 기판의 상부면과 수평을 이룬다. 샐로우 트렌치의 깊이는 일반적으로 약 2000 내지 약 2500Å이다.
씨모스 이미지 센서들의 경우 샐로우 트렌치에 관련된 단점 하나는, 상기 샐로우 트렌치 아이솔레이션 구조 아래에서 인접 화소로 확산할 수 있는 전하를 유발시키는 광감응성 소자의 특정 화소에 입사한 광자로부터 발생되는 크로스토크이다. 또 다른 단점은, 상기 트렌치의 측벽(sidewall)을 따라 형성된 정공(hole) 축적층이 상기 샐로우 트렌치들의 깊이에 의해 한정되므로 상기 정공 축적층이 비교적 작다는 것이다.
상기 아이솔레이션을 더욱 강화하기 위해서는 상기 트렌치의 직하 영역의 실리콘 기판에 이온을 주입할 수 있다. 하지만, 예컨대 "Comparative Evaluation of Gap-Fill Dielectrics in Shallow Trench Isolation for Sub-0.25㎛ Technologies" 라는 제목으로 IEEE IEDM, pp.841-844(1996)에 개시된 S.Nag 등의 논문에 언급된 바와 같이, 트렌치 아래의 이온주입에 관련된 단점은 상기 트렌치 아래의 이온주입이 높은 전류 누설을 가져올 수 있다는 것이다. 특히, 상기 트렌치의 가장자리들에 근접한 기판에 이온을 주입할 때, 전류 누설이 활성 소자 영역들과 트렌치 사이 의 접합에서 발생할 수 있다.
상기한 단점들에 더하여, 고 실리콘 밀도를 갖는, 상기 트렌치 측벽들을 따라 형성된 주(dominant) 결정면들은 실리콘 표면의 트랜지스터의 실리콘/게이트 옥사이드 계면에 비하여 상기 트렌치 측벽들을 따라 더 높은 밀도의 트랩 사이트들(trap sites)을 생성한다. 댕글링 본드들(dangling bonds) 또는 브로큰 본드들(broken bonds) 상의 트랩 사이트들은 게이트 전극/옥사이드 계면, 벌크(bulk) 옥사이드막, 옥사이드 기판 계면, 및/또는 트렌치에 존재할 수 있다. 상기 트랩 사이트들은 일반적으로 비전하 상태이나, 전자들과 정공들이 상기 트랩 사이트들에 트랩될 때 에너지를 가진 상태가 된다. 고 에너지 상태의 전자들 또는 정공들은 핫 캐리어들(hot carriers)이라고 한다. 트랩된 핫 캐리어는 상기 소자의 고정 전하에 기여하여 상기 소자의 문턱전압(threshold voltage) 및 다른 전기적 특성을 가변시킬 수 있다. 상기 트렌치 측벽들을 따라 트랩 사이트들이 형성된 결과로, 상기 트렌치 측벽들 근처에 및 상기 트렌치 측벽들을 따라 전류가 생성하는 것은 매우 높을 수 있다. 상기 포토다이오드 공핍영역의 내부 또는 근처의 트랩 사이트들에서 전류가 생성되는 것은 전체 암전류에 기여한다. 상기 포토다이오드에서의 암전류를 최소화하는 것은 씨모스 이미지 센서 제조공정에서 중요하다.
따라서, 가능한 한 암전류 또는 전류 누설을 저감하면서 화소들간의 크로스토크를 방지하는 아이솔레이션 기술을 제공하는 것이 바람직하다. 또한, 화소 아이솔레이션 영역에 인접한 정공 축적영역을 증대시키면서 아이솔레이션 기술을 제공하는 것이 바람직하다.
일 특징에서, 본 발명은 이미지 센서 기판에 형성된 아이솔레이션 트렌치 상에 형성되어, 상기 트렌치의 측벽에서 상기 기판을 바이어스(bias)하여 인접 화소들 사이에 개선된 아이솔레이션을 제공하는 아이솔레이션 게이트를 제공한다. 또 다른 특징에서, 본 발명은 이미지 센서 기판에 형성된 아이솔레이션 트렌치의 상당한 부분 상에 형성되며, 상기 기판에 형성된 이미지 센서 화소의 광감응성 영역의 상당한 부분 주위에 형성되는 기판 바이어스 아이솔레이션 게이트를 제공한다.
또 다른 특징에서, 본 발명은 인접 영역들을 아이솔레이션하기 위해 기판의 활성층(active layer)에 형성된, 실리콘을 포함한 도전성 물질로 충진된 트렌치를 갖는 반도체 소자의 영역들을 아이솔레이션하기 위한 구조를 제공한다. 상기 실리콘을 포함한 도전성 물질은 상기 물질의 증착 전 또는 후에 n형 또는 p형 도펀트들(dopants)로 도핑될 수 있다. 바람직한 실리콘을 포함한 도전성 물질들은 폴리실리콘 및 실리콘-게르마늄을 포함한다. 또 다른 특징에서, 본 발명은 기판의 활성층에 인접하여 트렌치를 형성하는 단계, 상기 트렌치를 부분적으로 충진하기 위해 에피택셜층을 성장시키는 단계, 및 상기 트렌치를 완전히 충진하기 위해 상기 에피택셜층 상에 및 상기 트렌치 내에 절연성 물질을 증착하는 단계를 제공한다.
이하의 상세한 설명에서, 본 발명의 일부를 형성하며, 본 발명을 실시할 수 있는 구체적인 실시예들의 예시로서 도시된 첨부된 도면을 참조한다. 이들 실시예들을, 당업자가 본 발명을 실시할 수 있도록 충분히 상세하게 설명한다. 다른 실시예들을 사용할 수 있으며, 본 발명의 사상과 요지를 벗어남 없이 구조적, 논리적, 전기적 변형을 할 수 있음을 이해하여야 한다.
"웨이퍼" 및 "기판"이라는 용어들은 실리콘, 실리콘-온-인슈레이터(silicon-on-insulator: SOI), 또는 실리콘-온-사파이어(silicon-on-sapphire: SOS) 기술, 도핑 반도체 및 미도핑 반도체들, 베이스 반도체 파운데이션(base semiconductor foundation)에 의해 지지되는 실리콘 에피택셜층 및 다른 반도체 구조들을 포함하는 것으로 이해하여야 한다. 더욱이, 이하의 상세한 설명에서 "웨이퍼" 또는 "기판"을 참조할 때, 상기 베이스 반도체 구조 또는 베이스 반도체 파운데이션 내에 영역들이나 접합들을 형성하는데 선행 공정 단계들을 사용하였을 수 있다. 덧붙여, 상기 반도체는 실리콘 기반(silicon-based)이어야 할 필요가 없으나, 실리콘-게르마늄, 게르마늄, 또는 갈륨-아세나이드를 기반으로 할 수 있다.
"화소"라는 용어는 전자기적 방사(radiation)를 전기적 신호로 변환하기 위한 포토센서 및 트랜지스터들을 포함하는 화소 단위 셀을 의미한다. 설명의 편의상, 본 발명의 도면과 상세한 설명에 대표 화소를 도시하였고, 이미지 센서의 모든 화소들의 제조는 일반적으로, 동일한 방식으로 동시에 진행된다.
출원인들은, 도 2 내지 도 18을 참조하여 후술하는 바와 같이, 반도체 소자들의 영역들을 아이솔레이션하고, 바람직한 실시예에서 씨모스 이미지 센서들의 암전류를 최소화하며 누설 전류를 억제하는 여러 가지의 아이솔레이션 기술들을 제안 한다. 이들 기술들을 더 양호하게 설명하기 위해, 먼저, 바람직한 씨모스 이미지 센서 화소의 간단한 설명을 도 1a 및 도 1b를 참조하여 설명한다. 하지만, 본 발명은 씨모스 이미지 센서들에 한정되지 아니 하고, 임의의 적합한 소자, 예컨대 디램(DRAM), 플래시 메모리, 에스램(SRAM), 마이크로프로세서, 디에스피(DSP) 또는 에이직(ASIC)에 사용될 수 있음을 주목하여야 한다.
도 1a 및 도 1b를 참조하면, 일반적으로, 참조부호 10으로 표기된, 바람직한 씨모스 이미지 센서 4개 트랜지스터(4T) 화소의 반도체 웨이퍼 부분이 도시되어 있다. 도 1a 및 도 1b가 전송 게이트(50) 및 관련 트랜지스터의 사용을 도시하고 있는 한, 상기 전송 게이트(50)는 이점을 제공하나, 필수적이지 않음을 주목하여야 한다. 따라서, 본 발명은 예컨대, 전송 게이트가 생략되고, 포토다이오드의 n형 전하 집합 영역이 n형 확산 영역(21)과 연결되는 3개 트랜지스터(3T) 환경을 포함한 어떠한 씨모스 이미저(imager)에서 사용될 수 있다. 상기 씨모스 이미지 센서(10)는 일반적으로, 상기 화소에 입사되는 광에 의해 생성되는 전하들을 집합하기 위한 전하 집합 영역(21)과, 상기 집합 영역(21)에서 센싱 노드, 일반적으로 플로팅 확산 영역(25)으로 광전 전하들을 전송하기 위한 전송 게이트(50)를 포함한다. 상기 플로팅 확산 영역은 출력 소스 팔로워 트랜지스터의 게이트에 전기적으로 연결된다. 상기 화소는 또한, 신호를 센싱하기 전에 상기 센싱 노드를 소정의 전압으로 리셋하기 위한 리셋 트랜지스터(40), 자신의 게이트에서 상기 플로팅 확산 영역(25)으로부터 전기적 신호를 입력하는 소스 팔로워 트랜지스터(60) 및 어드레스 신호에 따라 상기 소스 팔로워 트랜지스터(60)로부터 출력단자로 신호를 출력하기 위한 행 선택 트랜지스터(80)를 포함한다.
바람직한 씨모스 이미지 센서는 핀(pinned) 포토다이오드를 전하 집합 영역(21)로서 사용한다. 상기 핀 포토다이오드는, 상기 포토다이오드가 충분히 공핍될 때 상기 포토다이오드의 전위(potential)가 일정한 값으로 고정되기(pinned) 때문에 그렇게 일컫는다. 상기 핀 포토다이오드는 p형 활성층(20) 내에 p형 표면층과 n형 포토다이오드 영역(26)을 포함하는 광감응성 또는 p-n-p 접합 영역을 갖는다. 상기 핀 포토다이오드는 2개의 p형 영역들(20),(24)을 포함하여 n형 포토다이오드 영역이 핀(pinning) 전압에서 충분히 공핍된다. 바람직하게는, n형 도전성을 갖는, 불순물이 도핑된 소스/드레인 영역들(22)은 트랜지스터 게이트(40),(60),(80) 주위에 제공된다. 전송 게이트(50)에 인접한 플로팅 확산 영역(25)은 또한, 바람직하게는 n형이다.
전형적인 씨모스 이미지 센서에서, 활성층(20)에 형성된 트렌치 아이솔레이션 영역들(28)은 화소들을 아이솔레이션하는데 사용한다. 도 1b는 전형적인 STI 아이솔레이션 트렌치들(28)을 도시하고 있다. 상기 트렌치 아이솔레이션 영역들(28)은, 전형적인 STI 공정을 사용하여 형성되고, 반응성 이온 식각(Reactive Ion Etching: RIE)이나, 도핑된 활성층(20)을 식각하는데 사용된 선택적 비등방성 에천트(etchant)를 이용한 식각과 같은 직선성 식각공정(directional etching process)을 통하여 상기 도핑된 활성층 또는 기판(20)에 충분한 깊이로, 일반적으로 약 1000Å 내지 5000Å로 트렌치를 식각함으로써 형성된다.
상기 트렌치들은 그 다음에, 절연성 물질, 예컨대 실리콘 다이옥사이드, 실 리콘 나이트라이드, 옥사이드 나이트라이드(oxide-nitride: ON), 나이트라이드 옥사이드(nitride-oxide: NO) 또는 옥사이드 나이트라이드 옥사이드(oxide-nitride-oxide: ONO)로 충진한다. 상기 절연성 물질들은, 저압 화학증기증착(low pressure chemical vapor deposition: LPCVD), 고밀도 플라즈마(high density plasma: HDP) 증착 또는 트렌치 내에 절연성 물질을 증착하기 위한 어떠한 다른 적합한 방법과 같은 여러 가지 화학증기증착(CVD) 기술들에 의해 형성할 수 있다. 상기 트렌치들을 절연성 물질로 충진한 후, 화학적 기계적 연마(chemical mechanical polishing)와 같은 평탄화공정을 사용하여 상기 구조를 평탄화한다. 상기 트렌치 아이솔레이션 영역들(28)을 상기 STI 공정에 의해 형성할지라도, 상기 아이솔레이션 영역들(28)은 로코스(LOCOS: local oxidaton of silicon) 공정을 사용하여 대신 형성할 수 있음을 이해하여야 한다.
상기 트렌치가 식각되기 전에 또는 후에 화소 트랜지스터를 위한 게이트 스택들(stacks)을 형성한다. 이들 예비 공정 단계들의 순서를, 특정 공정 흐름에 필수적이거나 편의성에 따라 가변할 수 있다. 예를 들면, 전송 게이트에 중첩된 공지의 포토게이트 센서(미도시)를 원한다면, 상기 포토게이트의 형성 전에 상기 게이트 스택들을 형성하여야만 하나, 비중첩 포토게이트를 원하면, 상기 포토게이트의 형성 후에 상기 게이트 스택들을 형성할 수 있다.
상기 씨모스 이미지 센서 상에 반투명 또는 투명 절연층(30)을 형성한다. 그 다음에, 소스/드레인 영역들(22), 플로팅 확산 영역(25) 및 상기 화소(10)의 게이트 라인들과 다른 연결선들을 연결하는 다른 배선에 전기적 연결을 제공하기 위 해, 통상적인 공정 방법들을 실시하여 상기 절연층(30)에 예컨대, 콘택들(32)(도 1a에 도시)을 형성한다. 그 다음에, 전체 표면을 예컨대, 실리콘 다이옥사이드, BSG, PSG 또는 BPSG의 보호층으로 덮을 수 있고, 상기 보호층을 평탄화하고 식각하여 콘택정공들을 제공하고, 그 다음에 상기 콘택정공들을 금속공정으로 처리하여 상기 포토게이트(사용된 경우), 리셋 게이트 및 전송 게이트에 콘택들을 제공한다.
도 1a 및 도 1b에 도시된 씨모스 이미지 센서 화소들에서, 전자들은 외부 입사된 광에 의해 생성되어 n형 포토다이오드 영역(26)에 저장된다. 이들 전하들은 상기 전송 트랜지스터의 게이트 구조(50)에 의해 상기 확산 영역(25)에 전송된다. 상기 소스 팔로워 트랜지스터는 상기 전송된 전하들로부터 출력신호를 만든다. 최대 출력신호는 상기 n형 포토다이오드 영역(26)에서 추출된 전자들의 수에 비례한다. 상기 최대 출력신호는 상기 포토다이오드의 증가된 전자 용량(capacitance) 또는 허용성(acceptability)에 따라 증가한다. 핀 포토다이오드들의 전자 용량은 일반적으로, 영역들(24),(26),(20)을 형성하기 위해 이온주입된 도핑 레벨들과 도펀트들(dopants)에 좌우된다.
이미지 센서 핀 다이오드에 관련된 일반적인 문제점은 종래의 트렌치 아이솔레이션 영역(28)의 측벽(29)을 따라 전자적 연결 영역(23)에서 암전류가 생성되는 것이다. 상기 전기적 연결 영역(23)은 p형 표면층(24)과 p형 활성층(20) 사이에 전기적 연결을 제공한다. 고 도펀트 농도들은 상기 연결 영역(23)을 통하여 정공들의 흐름을 증가시키는데, 이는 상기 포토다이오드의 전자 축적 용량을 증가시킨다. 암전류는 씨모스 이미지 센서의 도핑 이온주입 조건들에 강하게 좌우된다. 하지만, 종래의 이미지 센서들에 사용된 고 도펀트 농도들은 또한, 상기 전기적 연결 영역(23)에서 암전류를 증가시킨다. 본 발명의 실시예들은 도펀트 농도들을 증가시킬 필요가 없이 상기 전기적 연결 영역(23)을 따라 형성된 개선된 전기적 연결을 위한 새로운 기술들을 제공한다.
씨모스 이미지 센서들에 관련된 또 다른 문제점은 아이솔레이션을 더욱 강화하기 위해 이온주입을 사용할 때 발생할 수 있다. 폴리실리콘 게이트들, 트렌치 아이솔레이션 영역들, 소스/드레인 영역들 및 확산 영역들은 마스크된(masked) 이온주입을 통하여 여러 가지 제조 단계들 후에 고농도 도핑될 수 있다. 상기 도핑에 추가하여, 종래의 공정에서, 일단 상기 트렌치 아이솔레이션 영역들이 형성되었으면, 마스크된 이온주입을 실시하여 상기 트렌치 아이솔레이션 영역 직하에 있는 기판의 영역들에 이온들을 주입하고, 이로써 이온주입된 이온 프로파일(34)(도 1b에 도시)을 형성한다. 하지만, 증가된 이온주입 또는 도핑은 상승된 플랫 밴드(flat band) 또는 문턱전압(threshold voltage) 천이를 가져온다.
소자가 작동하기 않게 되기 전에 상기 소자가 견디어낼 문턱전압 천이(Vt)의 양에 대한 제약들이 있다. 기준(reference) 또는 공급 전압, 예컨대 VDD 대 전압 천이(Vt) 마진은 씨모스 이미지 센서의 속도를 나타낸다. 따라서, 가능한 한 낮은 문턱전압 천이를 갖는 것이 이상적이다. 예를 들면, 0.25mV 이하의 문턱전압 천이가 씨모스 이미지 센서들에 바람직하다. 본 발명은 문턱전압 천이들을 저감하기 위한 새로운 기술들을 더 제공한다. 본 발명이 바람직한 실시예와 같은 씨모스 이 미지 센서에 사용하는 것에 대해 후술할지라도, 본 발명은 이에 한정되는 것이 아니라 어떠한 적합한 이미지 센서, 예컨대 씨씨디(CCD) 센서에 사용될 수 있다.
본 발명에 따른 제1 실시예를 도 2a 및 도 2b를 참조하여 설명한다. 양(+) 전하의 정공들이 풍부한 영역은 활성층(120)의 도펀트 레벨들을 증가시킴 없이 STI 측벽(129)을 따라 생성된다. 도 2a 및 도 2b에 도시된 바와 같이, 아이솔레이션 게이트(170)는 인접 화소들(100) 사이에 분리(separation)를 제공하기 위해, p-n-p 접합 영역(121)에 인접하며 상기 트렌치 아이솔레이션 영역(128) 상에 제공된다. 상기 아이솔레이션 게이트(170)는 또한, 전기적 연결 영역(123)에 정공 축적을 제공하기 위해 바람직하게는, 상기 전기적 연결 영역(123) 상에 일부 제공된다. 상기 아이솔레이션 게이트(170)는 바람직하게는, 게이트 옥사이드 층(172) 상에 제공된 전극층(174) 상에 형성된 절연층(176)을 포함하는 적층(stacked) 게이트이다. 상기 아이솔레이션 게이트(170)의 양측면 상에 옥사이드, 나이트라이드 또는 다른 절연성 스페이서들(178)을 제공한다.
상기 아이솔레이션 게이트(170)의 전극층(174)은 선택된 씨모스 이미지 센서 물질들과 호환 가능한 어떠한 형태의 도전체이어도 좋고, 바람직하게는 다른 게이트들과 같은 동일한 물질로 형성된다. 상기 전극층(174)에 적합한 물질들은 폴리실리콘, 폴리/TiSi2, 폴리/WSi2, 폴리/WNx/W, 폴리/WNx, 폴리/CoSi2 및 폴리/MoSi2를 포함한다. 상기 아이솔레이션 게이트(170)는 다른 게이트들, 예컨대 아이솔레이션 게이트(170), 리셋 게이트(140), 소스 팔로워(160) 및 전송 게이트(150)를 동시에 형성할 수 있는 것과 같이 동시에 형성할 수 있다. 상기 아이솔레이션 게이트(170)를 다른 게이트들과 동시에 형성하는 공정들에서, 상기 아이솔레이션 트렌치 영역들(128)을 상기 게이트들의 형성 전에 형성하는 것이 바람직하고, 따라서 상기 아이솔레이션 게이트(170)를, 하지의 아이솔레이션 트렌치 영역들(128)의 형성에 뒤이어 형성하는 것이 바람직하다. 반투명 또는 투명 절연층(130)을 씨모스 이미지 센서 상에 형성한다. 통상적인 공정 단계들을 그 다음에 실시하여 상기 이미지 센서의 형성을 완료한다.
상기 아이솔레이션 게이트(170)는 상기 아이솔레이션 게이트에 접지 전위를 제공하거나 미세한 전위를 인가함으로써 바이어스된다. 상기 전위는 후술하는 바와 같이 게이트 형 전극의 도전성에 따라 양(+) 또는 음(-) 전위이어도 좋다. 상기 아이솔레이션 게이트를 바이어스하는 것은 상기 전기적 연결 영역(123)에 정공들을 축적시킴으로써 상기 아이솔레이션 게이트(170)와 해당 아이솔레이션 영역(128)에 의해 분리된 인접 화소들 사이에 전기적 아이솔레이션을 제공한다. 상기 정공들의 축적은 상기 포토다이오드 영역(126)과 상기 STI 측벽(129) 사이에 더 큰 분리를 형성함으로써 상기 전기적 연결 영역(123)의 면적을 확대한다. 상기 전기적 연결 영역(123)에서의 정공 축적은 또한, 상기 p형 표면층(124)에서 상기 p형 활성층(120)까지 양호한 전기적 연결을 제공한다.
더욱이, 상기 트렌치 아이솔레이션 영역(128)의 깊이(D)는, 상기 아이솔레이션 게이트(170)가 본 발명에 따라 사용될 때 감소될 수 있다. 일반적으로, 아이솔레이션 트렌치들은 약 2500Å의 깊이를 갖는다. 하지만, 본 발명에 따른 아이솔레 이션 게이트의 사용은 약 2000Å보다 작은 깊이(D)를 갖는 트렌치의 사용을 허용하거나 아이솔레이션 트렌치의 사용이 생략될 수 있다. 따라서, 상기 아이솔레이션 게이트(170)는 상기 활성층(120) 상에 형성될 수가 있다.
상기 소스/드레인 영역들(미도시)과 상기 플로팅 확산 영역(125)의 도핑은 n+형 도전성 물질로 도핑되는 본 발명의 제1 실시예에 따라, 상기 아이솔레이션 게이트 전극(170)의 전극층(174)은 바람직하게는 n+형 폴리실리콘이다. 상기 아이솔레이션 게이트(170)는 접지되거나 미세하게 낮은 음(-) 기준전압으로 고정될 수 있다. 상기 접지 또는 미세한 음 전압은 상기 전기적 연결 영역(123)의 게이트 아래에 정공들을 축적시켜 화소 사이에 효과적인 아이솔레이션을 제공할 것이다.
따라서, 또한, 본 발명의 제1 실시예에 따라, 상기 아이솔레이션 게이트(170)의 전극층(174)은 p형 도전성 물질, 예컨대 p+ 폴리실리콘으로 형성될 수 있다. p형 도펀트들은 n형 도펀트들보다 더 낮은 침투 천이를 갖는다. 하지만, p형 폴리실리콘 게이트들의 사용은 씨모스 문턱전압을 더욱 양(+)의 값들로 천이시킨다. 상기 p형 폴리실리콘 게이트 도펀트에 관련된 문턱전압 천이와, 추가적인 이온주입 도핑에 관련된 문턱전압 천이의 조합은 과도하고, 결과적으로 소자 불량을 가져온다.
통상적인 공정들에 반하여, 본 발명은 상기 트렌치 아이솔레이션 영역 직하에 있는 기판의 영역들에서, 이온주입된 이온 프로파일과 같은 추가적인 이온주입을 필요로 하지 않는다. 그러므로, 활성층 도펀트 농도들을 증가시키는 대신에 아이솔레이션을 강화하기 위해 본 발명에 따른 아이솔레이션 게이트(170)를 제공함으 로써 p+형 폴리실리콘 게이트는 문턱전압 한계를 초과함 없이 사용될 수 있다.
상기 p+ 폴리실리콘 아이솔레이션 게이트는, 상기 트렌치 측벽을 따라 정공들을 생성하여 전자들을 위한 도전성 채널이 화소들 사이에 형성되지 않는 것을 보장하도록 하기 위해, 접지되거나 미세한 양(+) 전압, 예컨대 공급전압(VDD) 이하의 전압으로 고정될 수 있다. 미세한 양(+) 전압은 상기 화소들을 연결하는 도전성 채널을 반전(invert) 상태로 만들어줄 것이다. 상기 접지 전압은 상기 전기적 연결 영역(123)에 정공들을 축적시킬 것이다.
본 발명에 따른 제2 실시예를 도 3a 및 도 3b를 참조하여 설명한다. 본 발명의 실시예를 보다 잘 나타내기 위해, 2x2 씨모스 이미지 센서 화소 배열가 도 3a에 도시되어 있다. 본 발명의 제2 실시예에 따르면, 트렌치 아이솔레이션 영역(228) 상에 p-n-p 접합 영역(221)을 둘러싸는 아이솔레이션 게이트(isolation gate)(270)을 제공함에 의해, 양(+)으로 충전된 정공(hole)이 풍부한 영역이 STI 측벽(229)를 따라 생성된다. 상기 아이솔레이션 게이트(270)는 바람직하게는, 전자적 연결 영역(electrical connection region)(223) 상에 얇게 구비된다. 또한 상기 아이솔레이션 게이트(270)는, 바람직하게는 p-n-p 접합 영역(221)의 주위가 게이트, 예컨대, 전송 게이트(250)로 확장되도록 형성되고, 다만, 게이트들이 단락(short)되지 않도록 그 전송 게이트에는 접촉하지 않도록 형성된다. 상기 아이솔레이션 게이트(270)는, 도 3a에 도시된 바와 같이, x-방향으로 길이 Lx를 가지고, y-방향으로 길이 Ly를 가지는데, 이러한 길이는 최적의 아이솔레이션을 위해 수정될 수 있다. 예컨대, 상기 아이솔레이션 게이트(270)의 길이 Lx 및 Ly는, 인접 화소(adjacent pixels) 사이의 암전류(dark current) 및 크로스 토크(cross-talk)를 최소화하기 위해, 독립적으로 증가되거나 감소될 수 있다. 상기 아이솔레이션 게이트(270)는, 바람직하게는 상기 플로팅 확산 영역(floating diffusion region)(225)의 주위로 확장하지 않는다. 바람직하게는, 상기 아이솔레이션 게이트(270)는, 참조번호 270'에서 지적된 바와 같이, 화소들(200) 사이에서 확장한다. 도 3b에 도시된 바와 같이, 상기 아이솔레이션 게이트(270)는 상기 트렌치 아이솔레이션 영역(228)의 상당한 부분 상에 형성될 수 있고, 따라서 앞서 제1 실시예의 설명에서와 같이, 약 2000Å 이하의 깊이를 갖는 더 샐로우 트렌치 아이솔레이션 영역(228)을 형성하는 것을 허용한다.
상기한 바와 같이, 상기 아이솔레이션 게이트(270)는 임의의 도전성 물질(conductive material)로써 형성될 수 있지만, 바람직하게는, 다른 게이트들과 동일한 물질로 형성한다. 또한, 상기 아이솔레이션 게이트(270)는 다른 게이트들과 동시에 형성될 수도 있다. 상기 아이솔레이션 게이트(270)를 다른 게이트들과 동시에 형성하는 과정에 있어서, 상기 게이트들의 형성 이전에 상기 트렌치 아이솔레이션 영역(228)을 형성하는 것이 바람직하고, 따라서 상기 아이솔레이션 게이트(270)는, 그 아래 놓여지는 상기 트렌치 아이솔레이션 영역(228)이 형성된 후에 형성되는 것이 바람직하다. 반투명의 혹은 투명한 절연층(230)은 상기 씨모스 이미지 센서 상에 형성된다. 그러고 나서, 상기 이미지 센서를 완성시키기 위해 전통적인 공정 절차가 수행될 수 있다. 또한, 상기 아이솔레이션 게이트(270)는, 접지된 전위(potential)를 제공하거나 상기 아이솔레이션 게이트에 미세한 전위를 인가함으로써 바이어스 된다. 상기 전위는, 아래에서 설명하는 바와 같이, 게이트 전극층(gate electrode layer)의 전도도 타입(conductivity type)에 의존하여 양(+)으로도, 음(-)으로도 될 수 있다. 상기 아이솔레이션 게이트를 바이어스함으로써, 상기 아이솔레이션 게이트에 의해 분리된 인접 화소들간에 전기적 아이솔레이션(electrical isolation)를 제공하고, 상기 전자적 연결 영역(223) 내의 정공의 축적을 생성한다.
또한 위에서 설명한 바와 같이, 상기 아이솔레이션 게이트(270)는, 바람직하게는, 게이트 산화층(gate oxide layer)(272) 상에 제공되는 전극층(274) 상에 형성되는 절연층(276)을 포함하는 적층 게이트(stacked gate)이다. 옥사이드, 나이트라이드 또는 다른 절연성 물질들(278)은 상기 아이솔레이션 게이트(270)의 어느 한 쪽 상에 구비된다. 소스/드레인 영역의 도핑이 n형으로 되는 곳에, 상기 아이솔레이션 게이트(270)의 전극층(274)는 바람직하게는, n+ 폴리실리콘이고, 접지되거나 미세하게 낮은 음(-)의 기준전압 값으로 구속될 것이다. 따라서, 위에서 설명한 바와 같이, 상기 아이솔레이션 게이트(270)는 선택적으로, p+폴리실리콘 게이트로 될 수 있고, 접지되거나 미세하게 낮은 양(+)의 기준전압값, 예컨대, VDD로 구속될 것이다. 다시, 상기 정공의 축적은 상기 전자적 연결 영역(223)의 확장을 야기하고, 그로써 상기 포토다이오드 영역(226) 및, 트랩 사이트(trap sites)가 존재 하는 상기 트렌치 측벽(229) 간에 더 큰 이격 거리를 제공한다.
본 발명에 따른 씨모스 이미지 센서에 관한 단순화된 회로를 이하에서 설명한다. 상기 회로는, 예컨대, 그 아래 놓여지는 기판 내에서 광 발생 전하를 축적하기 위한 포토다이오드를 포함한다. 상기 씨모스 이미지 센서는, 광 발생 전하의 초기 축적장치로서, 포토다이오드 대신에, 포토게이트, 포토컨덕터, 또는 전하를 변환하기 위한 다른 이미지 장치를 포함할 수 있다.
도 4는, 도 2a 내지 도 3b의 화소들(100, 200)의 어느 한 쪽에서 보여지는 방식으로 구성된 각 화소 단위를 가지는 화소 배열의 1x1 포션(portion)이다. 도 4의 회로는, 포토다이오드를 사용하고 화소 포토탐지기 회로(pixel photodetector circuit)를 가지는 씨모스 이미지 센서를 나타낸다.
상기 포토탐지기 회로는, 씨모스 이미지 센서의 단면으로서 일부가 나타나 있다. 각 화소(500)은, 광전변환(photoelectric conversion)을 수행하기 위한, 핀 포토다이오드(521)를 포함한다. 전송 게이트(550)는 n형 소스/드레인 영역들(522A 및 522B) 사이에 형성된다. 상기 전송 게이트(550) 및 n형 소스/드레인 영역들(522A 및 522B)은 상기 전하 전송 트랜지스터(529)를 형성하는데, 이는 전송 신호 TX에 의해 제어된다. 상기 n형 영역(522A)은 플로팅 확산 영역(floating diffusion region)으로서 활동한다. 리셋 게이트(532)는 n형 소스/드레인 영역들(522A 및 522C) 사이에서 형성된다. 상기 리셋 게이트 및 상기 n형 소스/드레인 영역들 (522A 및 522C)은 리셋 트랜지스터(531)을 형성하는데, 이는 리셋신호 RST에 의해 제어된다. 상기 n형 소스/드레인 영역(522C)은, 컨덕터(519)를 거쳐서 전 압원 VDD와 연결된다. 도 4는, 전송 게이트(550) 및 관련된 트랜지스터(529)를 나타낼지라도, 상기 전송 트랜지스터(529)는 장점을 제공할 뿐 필수적인 것은 아님을 알아야 한다. 이와 같이, 본 발명은 3개의 트랜지스터(3T) 환경내에서 사용될 수 있는데, 여기서는, 상기 전송 게이트가 생략되는 한편, 상기 포토다이오드의 상기 n형 전하 집합 영역은 n형 확산 영역(522A)으로 변환된다.
아이솔레이션(isolation)은, 아이솔레이션 게이트(570)에 의해 인접하는 화소들 사이에서 제공된다. 상기 아이솔레이션 게이트(570)는 기준 전압 VISO에 연결된다. 상기 기준 전압 VISO는, 상기 화소들의 전자적 연결 영역 내에서 정공을 축적하기 위해, 상기 아이솔레이션 게이트(570)를 오프(off)로 바이어스 시킨다. 전형적으로, 상기 아이솔레이션 게이트(570)는 상기 기준 전압 VISO를 접지 전위로 구속시킴으로써 바이어스 된다. 상기 아이솔레이션 게이트(570)를 형성하기 위해 n형 물질이 사용되는 곳에서, 상기 아이솔레이션 게이트(570)는 상기 기준 전압 VISO를 접지보다 더 음(-)의 전압으로 셋팅함으로써 "하더(harder)"로 턴-오프될 수 있다. 선택적으로, p형 아이솔레이션 게이트(570)가 사용되는 곳에서, 상기 아이솔레이션 게이트(570)는 상기 기준 전압 VISO를 접지보다 더 양(+)의 전압으로 셋팅함으로써 "하더(harder)"로 턴-오프될 수 있다. 접지보다 더 음(-)의 전압을 인가하거나(n형 아이솔레이션 게이트에서), 더 양(+)의 전압을 인가하게 되면(p형 아이솔레이션 게이트에서), 서브 쓰레스홀드 누설 경로(sub-threshold leakage path)를 턴-오프시키는 것을 돕기 위해, 상기 아이솔레이션 트랜지스터를 하더(harder)로 턴-오프 시킬 것이다. 따라서, 공급 전압 VDD는 더 양(+)의 전위를 제공하기 위해 사용될 수 있다. 전형적인 공급 전압은 대략 5 볼트까지의 범위를 가질 수 있다. 아이솔레이션 게이트(570)는 인접 화소들(500) 사이의 누설을 방지하기 위해 제공된다. 그러므로, 비록 인접 화소들(500) 사이에 놓여지는 것처럼 설명되었지만, 상기 아이솔레이션 게이트(570)는, 하나의 화소(500)에서 다음 것으로의 누설 효과를 방지하기 위해 계산된 디바이스 상의 어디에서라도 적용될 수 있다는 사실이 이해되어야 한다.
각 화소(500)는 또한 추가적인 트랜지스터, 예컨대, 소스 팔로워 트랜지스터(source follower transistor)(536) 및 행 선택 트랜지스터(row select transistor)(538)를 포함한다. 상기 트랜지스터(536, 538)는, 드레인과 소스가 직렬로 연결되어 있고, 또한 상기 소스 팔로워 트랜지스터(536)의 소스는 리드 540을 거쳐 전압원 VDD에 연결되어 있으며, 상기 행 선택 트랜지스터(538)의 드레인은 리드 542에 연결된다. 상기 행 선택 트랜지스터(538)의 드레인은 리드 542를 거쳐, 주어진 화소 행 내에서의 다른 화소들에 관한 유사한 행 선택 트랜지스터의 드레인에 연결된다. 또한, 로드 트랜지스터(539)는 상기 트랜지스터(538)의 드레인과 전압원 VSS 사이에 연결된다. 상기 트랜지스터들(539)은 그들의 게이트에 인가되는 신호 VLN에 의해 조절된다.
많은 트랜지스터에서, 소스 및 드레인은 본질적으로 상호 변경될 수 있음을 알아야 하고, 여기서 특정된 상호연결들을 오로지 여기 기재된 설명만으로 한정하여 해석해서는 안 된다. 게다가, 상기 트랜지스터들은 n형 또는 n-채널로서 설명되었지만, 본 기술 분야의 숙련된 자들은, p형 또는 p-채널 트랜지스터 역시, 그 구조가 위 설명한 것과 일정하게 상반되게 도핑되었다면, 사용가능하리라는 것을 인식할 수 있다. n 및 p 지정은, 다수 캐리어(majority carriers)로서 전자 및 정공을 각각 생성하는 도너(donor) 및 억셉터(acceptor) 타입 불순물을 지정하기 위하여 통상의 방식을 이용한다. "+" 표시가, 불순물 타입을 가진 추가물로서 사용되는 경우에는, "+" 표시 없이 단지 불순물 타입을 나타내는 문자와 관련된 도핑보다는 더 농도가 짙다는 것을 의미하는 것으로 해석되어야 한다.
샐로우 트렌치 아이솔레이션에 관한 종래 기술의 또 다른 문제점은, 하나의 화소에서 다른 인접 화소로의, 샐로우 트렌치 아이솔레이션 구조 하에서의 광자 확산(photon diffusion)이다. 상기 샐로우 트렌치 아이솔레이션 구조 아래로의 이온 주입에 의해 아이솔레이션을 강화하기 위한 시도가 행해져 왔다. 그러나, 이러한 주입은 높은 전류 누설을 초래한다. 본 발명에서는, 트렌치 아래로 추가적인 주입을 요구하지 않는 인접 화소들 간의 아이솔레이션을 개선시키고, 이로써 씨모스 이미지 센서에서의 암전류 생성을 최소화시킬 수 있는 새로운 기술을 제공한다.
씨모스 이미지 센서 조립에 있어서의 또 다른 고찰은, 아이솔레이션 설계 규칙들이, 씨모스 회로에서의 펀치-쓰루(punch-through)를 방지하기 위한 여유있는 마진(margin)의 존재를 보장하기 위해 작성된다는 것이다. 예컨대, 상기 트렌치(28)(도 1b 참조)는, 하나의 화소의 소스/드레인 영역(22)(도 1a 참조)을 인접 화 소의 활성층(active layer)으로부터 분리시킨다. 따라서, 샐로우 트렌치들은, 일반적으로 펀치-쓰루(punch-through) 또는 전류 누설(current leakage)을 방지하기에 충분한 마진을 허용할 수 있을 정도로 폭이 충분히 넓다. 나아가 본 발명은, 씨모스 회로에서의 더 엄격한 설계 규칙들을 허용하면서도 전류 누설을 방지하기 위한 새로운 기술을 제공한다.
본 발명에 따른 또 다른 실시예를, 도 5 내지 도 9를 참조하여 설명한다. 출원인은 실리콘을 포함하는, 도핑된 도전성 물질로 충진된 아이솔레이션 트렌치를 사용하는 STI 공정을 제안한다. 씨모스 이미지 센서들에 관한 샐로우 트렌치 아이솔레이션 영역들은 일반적으로 약 3000Å 이하의 깊이를 가지며, 통상적으로 약 2000Å에서 2500Å의 깊이를 가진다. 전형적으로, 샐로우 트렌치 영역은, 옥사이드 또는 고농도 플라즈마(HDP; High Density Plasma) 옥사이드과 같은 전통적인 절연물로 충진된다. 그러나, 2500Å을 초과하는 깊이를 갖는 트렌치들을 전통적인 절연물로 충진시키는 것은 어려운데, 이는 옥사이드이 약 2500Å을 초과하는 깊이를 갖는 트렌치를 충진시키는데 사용될 때에, 트렌치의 내에 제한된 공간, 예컨대 원하지 않은 빈 공간 또는 에어 갭이 형성되기 때문이다. 본 발명의 제3 실시예에 따라, 출원인은 실리콘, 바람직하게는 폴리실리콘 또는 실리콘-게르마늄을 포함하는 도전성 물질로 트렌치를 충진시키는 것을 제안한다. 실리콘을 포함하는 도전성 물질은 트렌치 내로 쉽게 증착(deposit)될 것인데, 이는 전통적인 절연성 물질, 예컨대, 실리콘 다이옥사이드(silicon dioxide), 실리콘 나이트라이드(silicon nitride), NO, ON, HDP, 및 ONO과 같이 깊은 트렌치 내에 채워지기 어려운 것들과 는 다르다. 따라서, 트렌치(328)를 충진시키기 위해 실리콘이 포함된 도전성 물질을 사용하는 것은, 트렌치, 특히, 약 2000Å을 초과하는 깊이를 갖는 트렌치, 바람직하게는 약 4000Å에서 5000Å 깊이의 트렌치를 쉽게 형성하도록 허용할 것이다.
일반적으로, 트렌치가 깊어질수록 아이솔레이션이 더욱 나아진다. 특히 씨모스 이미지 센서에 있어서는, 트렌치가 깊어질수록 씨모스 이미지 센서의 전자 저장 용량은 높아진다. 본 발명에 따른 트렌치는 샐로우 트렌치보다 깊고, 따라서 샐로우 트렌치보다 더욱 긴 측벽을 갖는다. 그러므로, 더 긴 측벽은, 전자적 연결 영역(323) 내에서의 전기 저장 용량, 예컨대, 정공 축적량이 본 발명에 따라 증가하는 바와 같이, 상기 트렌치의 측벽을 따라 더 넓은 전자적 연결 영역(323)(도 9 참조)을 잡아둔다.
본 발명에 따라 실리콘을 포함하는 도전물질로 충진된 트렌치를 갖는 씨모스 이미지 센서에 있어서, 도 5에 도시된 바와 같이, 트렌치(328)는 도핑된 활성층(320) 쪽으로 식각된다. 레지스트 및 마스크가 적용되고, 포토리소그래픽 기술이 식각되어 나가는 영역을 정의하기 위해 사용된다. 반응 이온 식각(RIE; Reactive Ion Etching)과 같은 직선성 식각 공정(directional etching process), 또는 선택적인 비등방성 식각성을 가지는 식각공정은, 트렌치(328)을 형성하기 위해, 도핑된 활성층(320) 쪽으로 식각하는데 사용된다. 상기 레지스트 및 마스크는 제거되고, 도 5에 도시된 바와 같은 구조가 남게 된다.
도 6을 참조하면, 옥사이드, 즉, SiO2 또는 다른 유전 라이너(dielectric liner)가 트렌치(328) 내에서 성장한다. 상기 옥사이드 라이너(oxide liner)는, 많은 적절한 물질들 중에서 NO, ON, 또는 ONO로 형성될 수 있다. 상기 유전 라이너(327)는 상당히 등각적(conformal)으로 될 수 있다. 달리 표현하면, 라이너(327)의 두께는 측벽(319)을 따라서, 그리고 트렌치(328)의 바닥에서 거의 동일하다. 일반적으로, 상기 측벽을 따라 형성된 유전 라이너(327)의 두께는 최소한 약 100Å이어야 한다.
도 7을 참조하면, 높게 도핑된(본래의 장소에 도핑된), 실리콘(329)을 포함하는, n형 또는 p형 도전성 물질은 트렌치(328)를 충진시키기 위해 증착된다. 실리콘을 포함하는 적절한 도전성 물질은 폴리실리콘 및 실리콘-게르마늄을 함유한다. 선택적으로, 도 8에 도시된 바와 같이, 트렌치(328)은 실리콘(329)를 포함하는 도전성 물질로 채워질 수 있고, 그러고 나서, 마스크된 이온 주입(masked ion implant)(화살표로 표시되었음) 공정은 실리콘을 포함하는 도전성 물질을 도핑하기 위해 수행될 수 있다. 예컨대, p형 웰(p-type wells)을 가진 p형 활성층(320)의 경우에, 포토 레지스트 마스크(326)을 사용하여 실리콘을 포함하는 도전성 물질 쪽으로, 예컨대 보론(B)과 같은 p형 이온이 주입될 수 있다. 유사하게, n형 웰(n-type wells)을 가진 n형 활성층(320)의 경우에, 예컨대, 5가 인(P; phosphorous), 비소(As; arsenic), 또는 안티몬(Sb; antimony)과 같은 n형 이온이 주입될 수 있다.
실리콘을 포함하는 도전성 물질들은 깊은 트렌치에 쉽게 충진된다. 트렌치가 깊어질수록, 전통적인 유전체로 트렌치를 충진시키는 것은 더욱 어려워진다. 옥사이드 및 다른 전통적인 유전체는 깊은 트렌치를 충진시키기 위해 사용될 때에 빈 공간 또는 에어갭을 형성한다. 그러나, 본 발명에 따르면, 실리콘을 포함하는 도전성 물질로 트렌치를 용이하게, 그리고 효과적으로 채울 수 있다.
본 발명에 따른 바람직한 핀 포토다이오드(321)를 갖는 씨모스 이미지 센서가 도 9에 도시되어 있다. 상기 핀 포토다이오드(321)는, p형 활성층(320) 내에서, p형 표면층(324) 및 n형 포토다이오드 영역(326)을 갖는다. 상기 n형 영역(326)의 전체 둘레에 접합이 형성된다. 바람직하게는 n형 도전성을 갖는, 불순물로 도핑된 플로팅 확산 영역(325)은, 전송 게이트(350)의 채널 영역의 한 측상에 구비되고, 상기 채널 영역의 다른 측은 n형 영역(326)의 일부를 갖는다. 트렌치 아이솔레이션 영역(328)은, 활성층(320) 내에서, 상기 n형 영역(321)에 인접하여, 그러나 일정 공간 떨어져서 형성된다. 정공 축적을 제공하기 위한 전자적 연결 영역(323)은, 상기 트렌치 아이솔레이션 영역(328)의 측벽에 인접하여 형성된다. 상기 트렌치 아이솔레이션 영역(328)은, 도 5 내지 도 8을 참조로 한 상기 설명에서와 같이 형성된다.
상기 게이트 스택, 예컨대, 전송 게이트(350)은 상기 트렌치가 식각되기 전이나 그 후에 형성될 수 있다. 이러한 공정 단계의 순서는, 요구에 따라 또는 특별한 공정 흐름을 위한 편의에 따라 변할 수 있는데, 예컨대, 만약 상기 전송 게이트와 중첩하는 포토게이트 센서를 원할 경우, 상기 게이트 스택은 반드시 포토게이트 전에 형성되어야 하고, 만약 중첩하지 않는 포토게이트를 원할 경우 상기 게이트 스택은 반드시 포토게이트 형성 후에 형성되어야 한다. 도 9에서는, 목적의 명 확함을 위해, 전송 게이트 스택의 전체 모습이 도시되지 않았음을 알아야 한다.
반투명 또는 투명 절연층(330)은 상기 씨모스 이미지 센서(300) 상에 형성된다. 그러고 나서, 상기 절연층(330) 내에서, 예컨대, 콘택(contacts)(도시하지 않음)을 형성하기 위해 전통적인 공정 방법이 수행될 수 있는 데, 이는 상기 소스/드레인 영역(322), 상기 플로팅 확산 영역(325)과의 전기적 연결, 및 게이트 라인들과 연결하기 위한 다른 와이어링, 및 센서(300) 내에서의 다른 연결들을 제공하기 위함이다. 그러고 나서, 예컨대, 전체 표면은 보호막층(passivation layer), 예컨대, 실리콘 다이옥사이드, BSG, PSG, 또는 BPSG로 덮일 수 있는데, 이들은 콘택 홀(contact hole)들을 제공하기 위해 CMP 평탄화되고 식각되며, 그러고 나서 포토 게이트(만약 사용된다면), 리셋 게이트 및 전송 게이트와의 접촉을 제공하기 위해 금속화된다.
본 발명에 따른 트렌치의 사용은 화소들간의 개선된 아이솔레이션을 제공한다. 더 깊은 트렌치는, 아이솔레이션 트렌치 아래를 통해 인접 화소로 전자들이 확산하는 것을 더욱 잘 억제하고, 이로써 이웃하는 화소들간에 크로스-토크(cross-talk)를 방지한다. 따라서, 더 깊은 트렌치를 통해 아이솔레이션을 강화시킴으로써, 트렌치 아래에서의 추가적인 주입이 필요하지 않게 되고, 그러므로 아이솔레이션을 위해 요구되는 주입이 감소됨으로써, 전류 누설 또한 감소된다. 상기한 본 발명의 실시예의 또 다른 장점은, 본 발명에 따라 실리콘을 포함하는 도전성 물질로 충진된 깊은 트렌치를 사용함으로써 더 깊은 정공 축적 영역을 제공하고, 이로써 전자 저장 용량이 증가된다는 것이다. 더 깊은 트렌치는, 또한 더 엄격한 아이솔레이션 설계 규칙을 허용한다. 또한 더 깊은 트렌치는, 이웃하는 영역들 간에 효과적인 아이솔레이션을 여전히 제공하면서도, 샐로우 트렌치보다 폭이 더 좁게 될 수 있다. 따라서, 깊은 트렌치의 폭을 좁게 함으로써, 하나의 화소의 소스/드레인 영역들을 인접 화소의 활성층에 보다 가까이 접근시킬 수 있다.
도 10 내지 도 16을 참조하여, 본 발명에 따른 또 다른 실시예를 설명한다. 도 10에 도시된 바와 같이, 트렌치(428)는 활성층(420) 쪽으로 식각된다. 상기 트렌치는, 바람직하게는, 약 2500Å 이상, 바람직하게는 약 4000Å에서 5000Å 사이의 깊이를 가진다. 식각되어 나갈 영역을 정의하기 위해, 레지스티 및 마스크가 적용되고, 포토리소그래픽 기술이 사용된다. RIE와 같은 직선성 식각 공정(directional etching process), 또는 선택적인 비등방성 에천트(etchant)를 가지는 식각공정이, 트렌치(428)를 형성하기 위해, 도핑된 활성층(420) 쪽으로 식각하는데 사용된다. 상기 레지스트 및 마스크는 제거되고, 도 10에 도시된 바와 같은 구조가 남게 된다.
도 11을 참조하면, 나이트라이드 라이너(432)가 화학증기증착(CVD; Chemical Vapor Deposition)을 통해 트렌치(428) 내에서 형성된다. 이 나이트라이드 라이너(432)는, NO, ON, ONO를 포함하는 임의의 적절한 나이트라이드로써 형성될 수 있고, 바람직하게는 실리콘 나이트라이드로써 형성될 수 있다.
도 12를 참조하면, 옥사이드, 예컨대, SiO2 또는 다른 유전 라이너(427)는 트렌치(428) 내에서 실리콘 나이트라이드 라이너(432) 상에 형성된다. 상기 라이너(427)는, 그 두께가 트렌치 측벽(429)을 따라 변화할 수 있고, 비등각적(non- conformal)으로 될 수 있다. 상대적으로 두꺼운 라이너는 트렌치 바닥 가까이에 형성될 수 있고, 더 얇은 라이너는 트렌치의 꼭대기 가까이에 형성될 수 있다. 잘 알려진 PSG, BPSG, SOG와 같은 비등각 물질들은 라이너(427)을 생산하기 위해 사용될 수 있다.
도 13을 참조하면, 옥사이드 라이너(427) 및 나이트라이드 라이너(432)의 바닥 부분은 떼어져 없어진다. 이는 비등방성 건식 식각, 또는 마스크 습식 또는 마스크 건식 식각을 통해 성취될 수 있다.
도 14를 참조하면, 선택적인 에피택셜층(433)은 트렌치(428)를 실리콘으로 충진시키기 위해 성장된다. 상기 에피택셜층(433)은 임의의 적절한 기술을 이용하여 성장될 수 있고, 단일층 또는 다중층으로서 성장될 수 있다. 상기 에피택셜층(433)은 활성층(420)의 표면 상에서 직접 성장될 수 있는 데, 이는 화소들 간의 개선된 전계 아이솔레이션(field isolation)을 제공하면서, 트렌치를 통해 도핑된 활성층(420)으로의 직접적인 전기적 접촉을 제공하기 위함이다. 본 발명에 따라 활성층으로의 직접적인 전기적 접촉을 제공하는 것은 탑 콘택트(top contact)의 필요성을 제거하고, 따라서 공간 절약 및 보다 빈틈없는 화소 형성이 가능하다.
도 15를 참조하면, 본 발명의 또 다른 실시예에 따를 경우, 상기 선택적인 에피택셜층(433)은 실리콘으로 트렌치(428)를 부분적으로 충진시키기 위해 성장한다.
도 16을 참조하면, 충진 물질(filler material)로 상기 트렌치의 나머지 부분을 충진시키기 위해 증착 공정이 수행된다. 상기 충진 물질은 바람직하게는, 옥 사이드이고, 더욱 바람직하게는 HDP 옥사이드이다. 선택적으로, 예컨대 폴리실리콘 또는 실리콘-게르마늄과 같이, 실리콘을 포함하는 도전성 물질이 상기 트렌치(428)의 나머지 부분을 충진시키기 위해 사용될 수 있다.
에피택셜층(433)의 제공에 의해, 트렌치를 충진시키기 위해 요구되는 옥사이드의 양이 감소된다. 따라서, 감소된 양의 옥사이드를 사용함으로써, 또는 실리콘을 포함하는 도전성 물질이 상기 트렌치의 나머지 부분을 충진시키기 위해 사용된 곳, 혹은, (도 14에 도시된 바와 같이), 상기 트렌치가 에피택셜층(433)으로 충진된 때와 같은 상황에서 옥사이드를 사용하지 않음으로써, 본 발명에 따른 깊은 트렌치가 형성될 수 있다. 상기한 바와 같이, 깊은 트렌치들은 개선된 아이솔레이션을 제공하고, 씨모스 이미지 센서들에 있어서, 인접하는 화소들 간의 크로스 토크(cross-talk)를 방지한다. 또한 상기 제1 실시예에서 설명한 바와 같이, 개선된 아이솔레이션을 제공하기 위해 깊은 트렌치를 사용하는 것은, 트렌치 아래로의 초과 주입 사용의 필요성을 제거하고, 이로써, 전류 누설에 의해 야기되는 씨모스 이미지 센서들 내에서의 암전류를 감소시킬 수 있다. 본 발명에 따라 선택적인 EPI로 전부 충진되거나 일부 충진된 트렌치는 본 발명의 다른 관점과 조합하여 사용될 수 있는데, 예컨대, 상기 선택적인 EPI로 일부 충진된 트렌치는, 실리콘을 포함하는 도전성 물질로 충진된 깊은 트렌치를 따라 사용될 수 있다.
본 발명에 따른 바람직한 핀 포토다이오드(421)를 갖는 씨모스 이미지 센서가 도 17에 도시되어 있다. 상기 핀 포토다이오드(421)는, p형 활성층(420) 내에 p형 표면층(424) 및 n형 포토다이오드 영역(426)을 갖는다. 상기 n형 영역(426)의 전체 둘레에 접합이 형성된다. 바람직하게는 n형 도전성을 갖는, 불순물로 도핑된 플로팅 확산 영역(425)은, 전송 게이트(450)의 채널 영역의 한 측상에 구비되고, 상기 채널 영역의 다른 측은 n형 영역(426)의 일부를 갖는다. 트렌치 아이솔레이션 영역(428)은, 활성층(420) 내에서, 상기 n형 영역(421)에 인접하여, 그러나 일정 공간 떨어져서 형성된다. 정공 축적을 제공하기 위한 전자적 연결 영역(423)은, 상기 트렌치 아이솔레이션 영역(428)의 측벽에 인접하여 형성된다. 상기 트렌치 아이솔레이션 영역(428)은, 도 10 내지 도 16을 참조로 한 상기 설명에서와 같이 형성된다. 도 17에서는, 목적의 명확함을 위해, 전송 게이트 스택의 전체 모습이 도시되지 않았음을 알아야 한다.
상기 게이트 스택, 예컨대, 전송 게이트(450)는 상기 트렌치가 식각되기 전이나 그 후에 형성될 수 있다. 이러한 공정 단계의 순서는, 요구에 따라 또는 특별한 공정 흐름을 위한 편의에 따라 변할 수 있는데, 예컨대, 만약 상기 전송 게이트와 중첩하는 포토게이트 센서를 원할 경우, 상기 게이트 스택은 반드시 포토게이트 전에 형성되어야 하고, 만약 중첩하지 않는 포토게이트를 원할 경우 상기 게이트 스택은 반드시 포토게이트 형성 후에 형성되어야 한다.
반투명 또는 투명 절연층(430)은 상기 씨모스 이미지 센서(400) 상에 형성된다. 그러고 나서, 상기 절연층(430) 내에서, 예컨대, 콘택(contacts)(도시하지 않음)을 형성하기 위해 전통적인 공정 방법이 수행될 수 있는 데, 이는 상기 소스/드레인 영역(422), 상기 플로팅 확산 영역(425)과의 전기적 연결, 및 게이트 라인들과 연결하기 위한 다른 와이어링, 및 센서(400) 내에서의 다른 연결들을 제공하기 위함이다. 그러고 나서, 예컨대, 전체 표면은 보호막층(passivation layer), 예컨대, 실리콘 다이옥사이드, BSG, PSG, 또는 BPSG로 덮일 수 있는데, 이들은 콘택 정공들을 제공하기 위해 CMP 평탄화되고 식각되며, 그러고 나서 포토 게이트(만약 사용된다면), 리셋 게이트 및 전송 게이트와의 콘택을 제공하기 위해 금속화된다.
본 발명에 따른, 도 2 내지 도 17을 참조로 하여 설명된 화소 배열들은, 도 2 내지 도 17을 참조로 하여 설명된 기능 및 특징들을 갖는 씨모스 이미지 센서로 되기 위해, 이 분야에서 알려진 기술에 따라 추가 공정 처리될 수 있다.
도 18에, 본 발명의 임의의 실시예에 따른 씨모스 이미지 센서를 포함하는, 전형적인 프로세서 기반 시스템이 참조번호 642로서 일반적으로 도시되어 있다. 프로세서 기반 시스템은, 씨모스 이미지 센서들을 포함할 수 있는 디지털 회로를 갖는 시스템의 전형적인 예이다. 제한됨이 없이, 이러한 시스템으로는, 컴퓨터 시스템, 카메라 시스템, 스캐너, 머신 비젼(machine vision), 차량 항법장치(vehicle navigation), 비디오 폰, 감시 시스템(surveillance system), 자동 초점 시스템(auto focus system), 항성 추적 시스템(star tracker system), 움직임 감지 시스템(motion detection system), 이미지 안정화 시스템(image stabilization system) 및 고화질 텔레비젼을 위한 데이터 압축 시스템(data compression system) 및 본 발명을 활용할 수 있는 모든 시스템을 포함한다.
컴퓨터 시스템과 같은 프로세서 기반 시스템은, 일반적으로 예컨대, 마이크로프로세서와 같은 중앙처리장치(CPU; Central Processing Unit)(644)를 포함하는데, 상기 중앙처리장치는 버스(652)를 통해 입/출력 장치(646)와 통신한다. 또한, 씨모스 이미지 센서(642)는 버스(652)를 통해 상기 시스템과 통신한다. 또한, 컴퓨터 시스템(600)은, 램(RAM; Random Access Memory)(648)을 포함하고, 일반 컴퓨터 시스템의 경우처럼, 버스(652)를 통해 CPU(644)와 또한 통신하는 플래시 메모리 카드(654) 또는 씨디 롬 드라이브(Compact Disk ROM drive)(656)와 같은 주변 장치를 포함할 수 있다. 또한, 바람직하게는 상기 프로세서(644)를 집적화시킬 수 있는 데, 씨모스 이미지 센서(642) 및 메모리(648)을 단일 IC 칩 상에 집적화시킬 수 있다.
상기 설명 및 도면들은 단지 본 발명의 특징 및 장점을 성취하는 특정 실시예들에 대해서만 고려되었다. 본 발명의 정신 및 관점을 이탈하지 않고도 특정 공정 상태 및 구조에 대한 변형 및 치환이 이루어질 수 있다. 따라서, 본 발명은 상기한 설명 및 도면에 한정되지 않으며, 단지 첨부된 특허청구범위의 관점에 의한 제한이 있을 뿐이다.

Claims (20)

  1. 인접 영역들 사이에서 이미지 센서 기판 내에 형성된 트렌치;
    상기 트렌치의 하나 이상의 측벽에 라이닝되는 나이트라이드 라이너;
    상기 나이트라이드 라이너 상의 옥사이드 라이너; 및
    상기 트렌치의 바닥표면에서 상기 기판과 접촉하고 상기 트렌치의 일부분 이상을 충진시키는 에피택셜층을 포함하는 것을 특징으로 하는, 반도체 소자 내 구역을 아이솔레이션하기 위한 구조체.
  2. 제1항에 있어서, 상기 트렌치를 충진시키는 도전성 물질을 더 포함하되, 상기 도전성 물질은, 실리콘, 실리콘-게르마늄 및 폴리실리콘 중 하나를 포함하는 것을 특징으로 하는, 반도체 소자 내 구역을 아이솔레이션하기 위한 구조체.
  3. 제1항에 있어서, 상기 트렌치는 1000Å 내지 5000Å 의 깊이를 갖는 것을 특징으로 하는, 반도체 소자 내 구역을 아이솔레이션하기 위한 구조체.
  4. 제1항에 있어서, 상기 트렌치는 2000Å 내지 5000Å 의 깊이을 갖는 것을 특징으로 하는, 반도체 소자 내 구역을 아이솔레이션하기 위한 구조체.
  5. 제1항에 있어서, 상기 반도체 소자는, 씨모스 이미지 센서를 포함하는 것을 특징으로 하는, 반도체 소자 내 구역을 아이솔레이션하기 위한 구조체.
  6. 인접 화소들 사이에서 이미지 센서 기판 내에 형성된 트렌치;
    상기 트렌치의 벽을 따라 형성된 절연 라이너;
    상기 트렌치의 바닥 표면에서 상기 기판과 접촉하는 에피택셜층; 및
    상기 에피택셜층 위와 상기 트렌치 내부에 증착되고, 도전성 물질을 포함하는 충진물질을 포함하는 것을 특징으로 하는, 이미지 센서 내 구역을 아이솔레이션하기 위한 구조체.
  7. 제6항에 있어서, 상기 트렌치 및 상기 절연 라이너의 측벽 사이에서 형성되는 나이트라이드 라이너를 더 포함하는 것을 특징으로 하는, 이미지 센서 내 구역을 아이솔레이션하기 위한 구조체.
  8. 제6항에 있어서, 상기 절연 라이너는 옥사이드 물질을 포함하는 것을 특징으로 하는, 이미지 센서 내 구역을 아이솔레이션하기 위한 구조체.
  9. 기판 내에 형성된 제1 도전 타입의 활성층;
    상기 활성층 내에 형성된 전하 전송 영역;
    상기 전하 전송 영역에 인접한 상기 활성층 내에 형성된 포토다이오드로서, 상기 제1 도전 타입의 상기 활성층의 영역들 사이에서 제2 도전 타입의 영역을 포함하는 포토다이오드;
    상기 포토다이오드 영역으로부터 전송되는 전하를 수신하기 위한 상기 활성층 내의 전하 집합 영역;
    상기 활성층에 인접하여 형성되고, 트렌치를 포함하는 아이솔레이션 영역;
    상기 트렌치를 부분적으로 충진시키는 에피택셜 물질; 및
    상기 트렌치 내부와 상기 에피택셜 물질 위에 형성된 도전성 물질을 포함하는 것을 특징으로 하는 이미지 센서.
  10. 제9항에 있어서, 최소한 상기 트렌치의 측벽들을 따라 형성된 절연 라이너를 포함하는 것을 특징으로 하는 이미지 센서.
  11. 제9항에 있어서, 상기 도전성 물질은 실리콘을 포함하는 것을 특징으로 하는 이미지 센서.
  12. 제9항에 있어서, 상기 트렌치는 1000Å 내지 5000Å 의 깊이를 갖는 것을 특징으로 하는 이미지 센서.
  13. 제9항에 있어서, 상기 트렌치는 2000Å 내지 5000Å 의 깊이를 갖는 것을 특징으로 하는 이미지 센서.
  14. (ⅰ)프로세서; 및
    (ⅱ)상기 프로세서와 결합된 반도체 소자를 포함하되,
    상기 반도체 소자는,
    인접 영역들 사이에서 기판 내 형성된 트렌치;
    상기 트렌치의 하나 이상의 측벽에 라이닝되는 나이트라이드 라이너;
    상기 나이트라이드 라이너 상의 옥사이드 라이너; 및
    상기 트렌치의 바닥표면에서 상기 기판과 접촉하고 상기 트렌치의 일부분 이 상을 충진시키는 에피택셜층을 포함하는 것을 특징으로 하는 프로세싱 시스템.
  15. (ⅰ)프로세서; 및
    (ⅱ)상기 프로세서와 결합된 이미지 센서 디바이스를 포함하되,
    상기 이미지 센서 디바이스는,
    기판 내 형성된 제1 도전 타입의 활성층;
    상기 기판 상에 형성된 전하 전송 영역;
    상기 전하 전송 영역에 인접하여 형성된 포토다이오드로서, 상기 제1 도전 타입의 상기 활성층의 영역들 사이에 끼워진 제2 도전 타입 영역을 포함하는 포토다이오드;
    상기 포토다이오드 영역으로부터 전송되는 전하를 수신하기 위한 전하 집합 영역;
    상기 활성층의 상호 연결된 제1 도전 타입 일부와 인접하여 형성되고, 트렌치를 포함하는 아이솔레이션 영역;
    상기 트렌치를 부분적으로 충진시키는 에피택셜 물질; 및
    상기 트렌치 내부와 상기 에피택셜 물질 위에 형성된 도전성 물질을 포함하는 것을 특징으로 하는 프로세싱 시스템.
  16. 반도체 소자의 영역들을 분리시키기 위해 기판 내에 트렌치를 형성하는 단계;
    상기 트렌치의 하나 이상의 측벽에 라이닝되는 나이트라이드 라이너를 형성하는 단계;
    상기 나이트라이드 라이너 상의 옥사이드 라이너를 형성하는 단계; 및
    상기 트렌치의 바닥표면에서 상기 기판과 접촉하고 상기 트렌치의 일부분 이상을 충진시키는 에피택셜층을 형성하는 단계를 포함하는 것을 특징으로 하는, 반도체 소자 내 구역을 아이솔레이션시키기 위한 구조체를 형성하는 방법.
  17. 제16항에 있어서, 상기 에피택셜층 상에 도전성 물질을 형성시키는 단계를 더 포함하되, 상기 도전성 물질은, 실리콘, 폴리실리콘, 및 실리콘-게르마늄 중 하나를 포함하는 것을 특징으로 하는, 반도체 소자 내 구역을 아이솔레이션시키기 위한 구조체를 형성하는 방법.
  18. 제16항에 있어서, 상기 트렌치는 2000Å 내지 5000Å 의 깊이를 갖도록 형성되는 것을 특징으로 하는, 반도체 소자 내 구역을 아이솔레이션시키기 위한 구조체를 형성하는 방법.
  19. 기판을 형성하는 단계;
    상기 기판 내에 제1 도전 타입의 활성층을 형성하는 단계;
    상기 활성층 내에 전하 전송 영역을 형성하는 단계;
    상기 전하 전송 영역에 인접하는 상기 활성층 내에 포토다이오드를 형성하는 단계로서, 상기 제1 도전 타입의 상기 활성층의 영역들 사이에 제2 도전 타입 영역을 형성하는 단계를 포함하는 포토다이오드 형성 단계;
    상기 포토다이오드 영역으로부터 전송되는 전하를 수신하기 위해 상기 활성층 내에 전하 집합 영역을 형성하는 단계; 및
    트렌치를 형성하고, 상기 트렌치를 부분적으로 충진시키는 에피택셜 물질을 형성하고, 상기 에피택셜 물질 위와 상기 트렌치 내에 도전성 물질을 형성함으로써, 상기 활성층에 인접한 아이솔레이션 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 이미지 센서의 형성 방법.
  20. 제19항에 있어서, 상기 에피택셜 물질 위에 도전성 물질을 형성시키는 단계를 더 포함하되, 상기 도전성 물질은, 실리콘, 폴리실리콘, 및 실리콘-게르마늄 중 하나를 포함하는 것을 특징으로 하는 이미지 센서의 형성 방법.
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