TWI248676B - Grounded gate and isolation techniques for reducing dark current in CMOS image sensors - Google Patents

Grounded gate and isolation techniques for reducing dark current in CMOS image sensors Download PDF

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1248676 玖、發明說明： 【發明所屬之技術領域】 本發明大體上係關於半導體裝置，且更特別地，係關於 供包含CMOS影像感測器之半導體裝置利用之溝渠隔離技 術0 【先前技術】 在石夕積體電路（1C)製造方法中，常需要隔離形成於該基板 上之半導體裝置。這對例如DRAM·、快閃記憶體、SRAM、 微處理器、DSP及ASIC之許多半導體記憶體裝置係為事 實。一 CMOS影像感測器之各像素彼此間也需要被隔離。 一 CMOS影像感測器電路包含像素細胞之一對焦面陣 列，該些細胞中之每一個包含置於一基板之電荷累積區域 上以累積光激電荷之一光閘、光導體或光二極體。各像素 細胞可包含將電荷自該電荷累積區域傳送至一漂浮擴散結 之一電晶體及在電荷轉移前將該擴散結重置為一預定電荷 位準之一電晶體。該像素細胞也可包含接收及放大來自該 擴散結之電荷之一源極隨耦器電晶體及控制來自該源極隨 耦器電晶體之細胞内容讀出之一存取電晶體。 在一 CMOS影像感測器中，一像素細胞之主動元件執行該 些所需功能·（1)光電轉換；（2)影像電荷累積；電荷 傳送至伴隨有電荷放大之漂移擴散結；（4)在電荷傳送前 重置該漂移擴散結至一已知狀態；（5)選取一像素讀出； 及（6)輸出並放大代表來自該漂移擴散結之像素電荷之一作 號。光電荷在從該初始電荷累積區域移至該漂移擴散結^ 89333-940928.doc • 6 - 1248676 會被放大。該漂移擴散結之電荷典型地係利用一源極隨耦 器輸出電晶體來轉換成一像素輸出電荷。一 CMOS影像感測 器像素之感光元件典型地不是一空乏p-n接面光二極體就 是一光閘下之場感應空乏區。打在一感光裝置特定像素上 之一光子可擴散至一相鄰像素，因而偵測到例如串音之錯 誤像素之光子。因此，CMOS影像感測器像素必須互相隔離 以避免像素串音發生。在想要製造之感光CMOS影像感測器 例中，具有提供像素間之光電隔離之優點。 上述類型之CMOS影像感測器大體上如例如Nixon等人於 IEEE固態電路雜誌第31(12)冊第2046-2050(1996)頁之，，一 體成型之256x256 CMOS主動像素感測器相機"(Nixon et al·， M256.times.256 CMOS Active Pixel Sensor
Camera-on-a-Chip?n IEEE Journal of Solid-State Circuits, Vol· 31(12)，pp· 2046-2050(1996));及 Mendis 等人於 IEEE 電 子裝置會刊第41(3)冊第452-453(1996)頁之” CMOS主動像 素影像感測器"（Mendis et al·，’’CMOS Active Pixel Image Sensors，” IEEE Transactions on Electron Devices, Vol· 41(3)， pp· 452-453(1994))所述的係為已知，同時參見描述傳統 CMOS影像感測器操作之美國專利號6,177,333及 6,204,524，在此將其内容一併整合參考之。 淺溝渠隔離（S TI)係為一種可用以隔離兩者間之像素、裝 置或電路之技術。大體上，一溝渠係蝕刻至該基板並以一 介電質填充以於相鄰像素、裝置及電路間提供物理及電性 障礙物。例如回填溝渠結構係藉由一乾異向或其它蝕刻法 89333-940928.doc 1248676 姓出一溝渠並接著以例如一化學氣相沉積（CVD)之二氧化、·
石夕（si〇2)介電質填充該溝渠來形成。該已填充溝渠接著㈣V 回法進行平坦化以使該介電質只留存於該溝渠内及它的頂 表面保持在與财基板同位準一淺溝渠深度大致上係約； 從2000至2500埃。 、與本CMOS影像感測器财之淺溝渠隔離有關之缺點係 為來自子打在一感光裝置之特定像素上豸成在該淺溝 渠隔離結構下可能會擴散至一相鄰像素之變化之串音。另 一缺點係為一沿著該溝渠側壁之電洞累積層係相當地小，_ 因它係受限於該淺溝渠深度。 為了更強化该隔離作用，離子可植入該溝渠正下方區域 之矽基板中。然而，如例如Nag等人於IEEE正〇]^第841·844 (1996)頁之用於〇·25次微米技術之淺溝渠隔離中之各裂隙 填充介電質比較評量"(Nag et al.，"Comparative Evaluation of Gap-Fill Dielectrics in Shallow Trench Isolation for Sub-0.25.mu.m Technologies/1 IEEE IEDM, pp. 841-844 (1996))所述之與離子植入該溝渠下有關之缺點係為離子植籲 入該溝渠下會產生高漏電。尤其是，當離子被植入於接近 該溝渠邊緣之基板中時，漏電會發生在該主動裝置區及該 溝渠間之接面處。 除上述缺點外，沿著該溝渠側壁具有較高矽密度之主要 結晶面相較於一電晶體之矽/閘極氧化層界面之矽表面係 - 沿著該溝渠側壁產生較高密度之陷入地點。 / 懸浮鍵或斷鍵上之陷入地點可存在於該閘極/氧化層界 · 89333-940928.doc 1248676 面、本體氧化膜、氧化層基底界面及/或該溝渠絕緣/主動層 界面。該#陷入地點-般不會改變但在電子及電洞陷入該 陷入地點時變得較有活力的。高活力電子或電洞係稱為熱 載子。陷人熱載子可貢獻至該裝置之定電荷並改變該裝置 之臨界電壓及其它電n由於沿著該溝渠側壁形成之這 些陷入地點之故，靠近且沿著該溝渠側壁之電流生成可以 是相當的高。f自該光二極體空乏區内或其附近之陷入地 點之生成電流貝獻至該總暗電流。於CM0S影像感測器製造 中極小化該光二極體内之暗電流係為重要的。 據此，可期待提供一種防止像素間串音而儘可能減少暗 電流或漏電之隔離技術。 【發明内容】 在一觀點中，本發明提供一種形成於一影像感測器基底 中形成之一隔離溝渠上之隔離閘，其加偏壓於該溝渠側壁 處之基底並在相鄰像素間提供改進之隔離。在另一觀點 中’本發明提供一種基板加偏壓之隔離閘，其形成於一影 像感測器基板内之一隔離溝渠重要部分上及形成於該基板 内環繞一影像感測器像素之一感光區重要部分形成。 在再一觀點中’本發明提供一用以隔離一半導體裝置内 具有一填充含石夕傳導材料且形成於一基板主動層以隔離相 鄰區域之溝渠之區域之結構。該含矽傳導材料可在該材料 沉積前或後掺雜η型或p型掺雜劑。較佳含矽傳導材料包含 多晶石夕及石夕錯化合物。在又一觀點中，本發明提供相鄰於 一基板主動層形成一溝渠，成長一磊晶層以部分填充該溝 89333-940928.doc 1248676 渠及在該磊晶層上之該溝渠内沉積一絕緣材料以完全填充 該溝渠。 【實施方式】 下列詳細說明中，參考係產生於構成此一部分之附圖， 其中以可實現本發明特定具體實施例之圖解方式來說明。 這些具體實施例係以相當詳細方式來說明以讓那些熟知此 項技術之人士能夠實現本發明，要了解其它具體實施例也 可被使用且結構性 '邏輯性及電性變化可在不偏離本發明 精神及範圍下被產生。 該名詞”晶圓"及”基底”係了解為含矽、絕緣體上矽（s〇i) 或藍寶石上矽（SOS)技術、掺雜或未掺雜半導體、一半導體 基地所支撐之Μ晶層及其它半導體結構。再者，當下列 說明中之參考係為一”晶圓”或”基底”時，可使用前面處理步 驟以構成該半導體基料結構或基地中之各區域或接面。此 外，該半導體並不需要时為基底，而可以是㈣錯、錄 或鍺砷化合物為基底。 該名詞”像素”參考至包含—# d 匕3先感測器及多電晶體以轉換 電磁輻射為一電訊號之一圖像元 、 丨私疋言早位。基於說明目的， 一代表性像素在此係㈣圖形及說Μ，而典型地一影像 感測器内所有像素之製造會以類似方式同時進行。 申請者提出一些隔離技術以隔 .^ _離+導體裝置區域並如下 蒼考圖2_ 18所示在各示範具體實 a ” 貫％例中極小化CMOS影像 感測益内之暗電流及壓制漏電。 一一 a 馬了較佳說明這些技術， 一不範性CMOS影像感測器像素簡 間返係芩考圖1A及1B先做 89333-940928.doc -10- 1248676 說明。然而，應注意，本發明不限於（：]^08影像感測器而可 使用於例如一DRAM、快閃記憶體、SRAM、微處理器、Dsp 或ASIC之任一合適裝置。 現在參考至圖1A及1B，顯示以參考號1〇統示之一示範性 CMOS影像感測器4電晶體（4T)像素之半導體晶圓片段。應 注意，在圖1A-1B顯示使用一轉移閘5〇及相關電晶體時，該 轉移閘50提供不需要之優點。因此，本發明可被使用於包 含例如省略該轉移閘之3電晶體（3T)環境及與一連接11型擴 散區21之光二極體之η型集電區之任一〇]^〇8攝像器中。該 CMOS影像感測器10大體上包括集中由入射於該像素上之 光所產生之電荷之一集電區21及將光電電荷從該集電區21 轉移至典型為一漂移擴散區25之一感測結之轉移閘5〇。該 你移擴政區係電性連接至一輸出源極隨麵器電晶體之閘 極。該像素也包含在感測一訊號前將該感測結重置為一預 定電壓之一重置電晶體4〇、它的閘極接收來自該漂移擴散 區25之一電訊號之一源極隨耦器電晶體25以及將來自該源 極隨耦器電晶體60之一訊號輸出至一輸出端以回應一位址 訊號之一列選擇電晶體80。 該示範性CMOS影像感測器利用一釘住式光二極體做為 該集電區21。這樣稱呼該釘住式光二極體係因在該光二極 體係完全空乏時該光二極體之電位係釘住於一定值。該釘 住式光二極體在一 p型主動區2〇内具有包含一卩型表面層24 之一感光或pnp接面區及一 n型光二極體區26。該釘住式光 一極體包含二ρ型區2〇、24以使該η型光二極體區於一釘住 89333-940928.doc -11 - 1248676 電壓下係完全空乏的。較佳地具有n型導性之掺雜源極/汲 極區22係靠近該電晶體閘40、60、80來提供。相鄰於轉移 閘5 0之漂移擴散區2 5也最好係為η型的。 在一典型CMOS影像感測器，形成於該主動層2〇中之溝渠 隔離區28係用以隔離該些像素。圖⑺說明典型STI隔離溝渠 28。該溝渠隔離區28係利用一典型STI法來形成且大體上係 經由例如反應性離子蝕刻(RIE)之一方向性蝕刻法於該掺 雜主動層或基底20中蝕刻一溝渠或利用一優先性異向蝕刻 劑來蝕入該掺雜主動層20至一大體上約1〇〇〇至5〇〇〇埃之適 當深度之蝕刻法來形成。 該些溝渠接著被例如二氧化矽、氮化矽、〇N(氧化層-氮 化層）、NO(氮化層-氧化層）或Ονο(氧化層-氮化層-氧化層） 之一絕緣材料所填充。該些絕緣材料可利用例如低壓化學 氣相沉積法（LPCVD)之各種化學氣相沉積（CVD)技術、高密 度電漿（HDP)沉積法或任何其它可於一溝渠内沉積一絕緣 材料之方法來形成。在該些溝渠被填充一絕緣材料後，一 例如化學機械研磨法之平坦化處理被使用以平坦化該結 構。在該些溝渠隔離區28係利用該ST][法來形成時，應了 解’該些隔離區28可利用該局部矽氧化（L〇c〇S)法來替代 而形成。 用於該像素電晶體之閘堆疊係於該溝渠被蝕刻前或後形 成。這些預備處理步驟順序可隨一特定處理流程需求或方 便而變’例如’若想要一重疊該轉移閘之已知光閘感測器 (未顯不），該閘堆疊必須形成於該光閘前，但若想要一未重 89333-940928.doc -12 - 1248676 疊光閘’該閘堆疊可於光閘形成後才形成。 一半透明或透明絕緣層30係形成於該CMOS影像感測器 上。傳統處理方法接著被實施以形成例如該絕緣層3〇中之 接觸點32(示於圖1A)以提供一電連接至該源極/汲極區22 , 該漂移擴散區25及連接該像素1 〇内之閘極線及其它内連線 之其它接線。例如，該整個表面接著可被覆蓋例如二氧化 矽、BSG、PSG或BPSG之一保護層，該保護層被平坦化及 蝕刻以提供觸孔，該些觸孔接著被金屬化以提供該光閘（若 有使用到）、重置閘及轉移閘之接觸點。 在圖1A及1B所述之CMOS影像感測器像素中，電子係由 外部射入光所產生且儲存於該η型光二極體區26。這些電荷 由該轉移電晶體之閘極結構50轉移至該擴散區25。該源極 隨耦器電晶體產生一來自該轉移電荷之輸出訊號。一極大 輸出訊號與從該η型光二極體區26所取出之電子數成正 比。該極大輸出訊號隨增加之電子電容值或該光二極體承 接率而增加3該釘住式光二極體之電子電容典型地視掺雜 程度及形成區域24、26、20所植入之掺雜劑而定。 與一影像感測器釘住光二極體相關之共同問題係為一電 連接區23中沿著該傳統溝渠隔離區28側壁29之暗電流產 生。該電連接區23提供一介於該ρ型表面層以及該ρ型主動 層20間之電連接。較高掺雜劑濃度增加透過該連接區以之 電洞流而增加該光二極體之電子累積能力。暗電流係堅定 地視該CMOS影像感測器之掺雜植入狀況而定。然而，傳統 影像感測器中所使用之較高掺雜劑濃度同時增加該電連接 89333-940928.doc -13· 1248676 區23中之暗電流。本發明具體實施例提供沿著該電連接區 · 23之改進電連接之新技術而不需增加掺雜劑濃度。 ‘ 與CMOS影像感測器有關之另一問題會於使用離子植入 以進一步增強離子作用時發生。該些多晶矽閘、溝渠隔離 · 區、源極/汲極區及擴散區可於各種製造步驟後藉由一遮罩 離子植入法來重度掺雜。在傳統處理中，除這個掺雜外， 一旦該些溝渠隔離區已被形成，一遮罩離子植入也被執行 以於該溝渠隔離區正下方之基底各區域中植入離子因而形 成一離子植入外廓區34(如圖1B所示）。然而，增加的離子 籲 植入或掺雜產生一增加的平面帶或臨界電壓移位。 有些對一裝置於失敗前能容忍之臨界電壓位移Vt量之限 制。對電壓位移Vt幅度之一例如VDD之參考或供應電壓指示 一 CMOS影像感測器速度。據此，理論上讓一臨界電壓越低 越好。例如，用於CMOS影像感測器，可期待一 〇·25 mv或 更少之界電壓位移。本發明又提供減少臨界電壓位移之 新技術。雖然下述之本發明係使用於一 CMOS影像感測器做 為該較佳具體實施例，但本發明並不限於此而可使用於例 籲 如一 CCD感測器之任一合適的影像感測器中。 現在將根據本發明之一第一具體實施例參考圖2八及2b 做說明。一富含正電之電洞區係沿著該側壁ι29產生而 未增加該主動區120掺雜劑位準。如圖2Α及2Β所示，一隔 離閘170係提供於該溝渠隔離區128上並鄰接該ρηρ接面區 ， 121以提供相鄰像素1〇〇間之隔離。較佳地係同時於一電連 · 接區23上提供一些該隔離閘17〇以於本區ι23内提供電動累 · 89333-940928.doc -14 - 1248676 積。該隔離閘170較佳地係為包含覆於一閘極氧化層172上 所提供之電極層174上所形成之絕緣層176之一堆疊閘。氧 化層、氮化層或其它絕緣間隙壁178係提供於該隔離閘17〇 任一側上。 該隔離閘170之電極層174可與所選CMOS影像感測器材 料相容之任何類型導體且較佳地係由與其它閘極之相同材 料所構成。適用於該電極層174之材料包含多晶石夕、聚 /TiSi2、聚/WSi2、聚/WNX/W、聚/WNX、聚/CoSi2 及聚/MoSi2。 該隔離閘170可與其它閘極同時形成，例如，該隔離閘丨7〇、 重置閘140、該源極隨耦器160及該轉移閘150可同時形成。 同時形成該隔離閘170與其它閘極的過程中，最好該隔離溝 渠區128係在該些閘極形成前形成，據此，最好該隔離閘17〇 係接著該些下方隔離溝渠區128形成來形成。一半透明或透 明絕緣層130係形成於該CMOS影像感測器上。傳統處理步 驟接著被實施以完成該影像感測器之形成。 該隔離閘17 0係藉由提供一接地電位或施加一微小電位 至該隔離閘來加偏壓。該電位可以是正或負的，視下述閘 極層之導電率而定。將該隔離閘加偏壓以使電洞累積於該 電連接區123中以提供由該隔離閘17〇及相對應隔離區128 所分開之相鄰像素間之電隔離。該電洞累積藉由在該光二 極體區126及該STI側壁129間產生一較大分隔來增加該電 連接區123區域。該電連接區123中之電洞累積同時提供從 该P型表面層124至該p型主動層120之良好電連接。 再者’該溝渠隔離區128深度D可在根據本發明使用一隔 89333-940928.doc 15- 1248676 離閘170時被減少》大體上，隔離溝渠具有一約25〇〇埃深 度。然而，根據本發明使用一隔離閘可允許使用一具有少 於約2000埃深度D之溝渠或可不需使用一隔離溝渠。因此該 隔離閘170可形成於該主動區12〇上。 根據本發明第一所示具體實施例，在該些源極/汲極區（未 顯示）及該漂移擴散區125之掺雜係掺雜著一 n型傳導材料 之地方，該隔離閘電極170之電極層174較佳地係為n+型多 晶矽。該隔離閘170可被接地或接至一稍負值的低參考電 壓。該接地或稍負值電壓會使電洞累積於該電連接區123之 閘極下並在像素間提供有效之隔離。 據此，同時配合本發明第一具體實施例，該隔離閘17〇 之電極層174可由例如p+多晶矽之p型傳導材料所構成。p 型掺雜劑具有一低於η型掺雜劑之穿透位移。然而，使用p 型多晶矽閘將該CMOS臨界電壓移位至更正值。與該ρ型多 晶矽閘掺雜劑相關之臨界電壓加上與額外離子植入掺雜相 關之臨界電壓位移係過大而使裝置失效。 相對於傳統處理，本發明不需要例如在該溝渠隔離區正 下方之基板各區域中之離子植入外廓區之額外植入。因 此利用根據本發明提供一隔離閘1 7 〇以增強隔離來取代增 加主動區掺雜劑濃度，一 p+多晶矽閘可被使用而不超過臨 界電壓限制。 η亥P +夕a日♦隔離閘可被接地或接至例如一電應位在或低 於供應電壓VDD之一稍正值電壓，以沿著該溝渠側壁產生電 洞而確保一電子傳導通道不會形成於像素之間。一稍正值 89333-940928.doc -16- 1248676 電壓會加反向偏壓於連接該些像素之傳導通道。該接地電 壓會使電洞累積於該電連接區123中。 根據本發明之一第二具體實施例現在參考圖3A及3B做 說明。一 2x2 CMOS影像感測器像素陣列係示於圖3A中以較 佳地說明本發明具體實施例。根據本發明第二具體實施 例’ 一富含正電之電洞區係藉由提供一隔離閘270覆在該溝 渠隔離區228上並環繞該pnp接面區221以沿著該STI侧壁 229來產生。所提供之該隔離閘27〇較佳地係稍為覆在一電 連接區223上。該隔離區270較佳地係同時形成以環繞該pnp 接面區221延伸至一例如轉移閘25〇之閘極，但未接觸該轉 移閘因而不會短路該些閘極。該隔離閘27〇如圖3a所示地在 該X方向具有長度Lx而在y方向具有長度Ly，其每個可被修 改以最佳化隔離。例如，該隔離閘27〇之長度。及、可分別 被增加或減少以極小化暗電流及相鄰像素間之串音。該隔 離閘270最好不會繞著該漂移擴散區225延伸。較佳地，該 隔離區270係如參考號27〇，所示地延伸於像素2〇〇之間。如 圖3B所不，該隔離閘27〇係形成於該溝渠隔離區一重要 部分上，因而可如上於該第一具體實施例說明中所述之讓 一小於約2000埃深之淺溝渠隔離區228形成。 如上述，該隔離區270可由任何傳導材料構成但較佳地係 由相同於其它閘極之材料所構成。該隔離間謂也可與其它 閘極同時形成。在該隔離閘27G係與其它閘極同時形成之各 處=中，較佳的，該隔離溝渠區2⑽形成於該些閘極形成 康此較佳的’该隔離閘27()係、接著該下面隔離溝渠 89333-940928.doc 1248676 區228形成而形成。一半透明或透明絕緣層230係形成於該 CMOS影像感測器上。傳統處理步驟接著被實施以完成該影 像感測器。該隔離閘270係藉由一接地電位或施加一微小電 位至該隔離閘來加偏壓。該電位可為正或負，視下述間極 層之導電率而定。將該隔離閘加偏壓以提供由該隔離閘所 分開之相鄰像素間之電隔離並於該電連接區223中累積電 洞。 亦如上述，該隔離閘270較佳地係為包含覆於一閘極氧化 層272上所提供之電極層274上所形成之絕緣層276之一堆 疊閘。氧化層、氮化層或其它絕緣間隙壁278係提供於該隔 離閘270任一側上。在該源極/汲極區之掺雜係為η型之地 方，該隔離閘電極270之電極層274較佳地係為n+型多晶矽 且可被接地或接至一稍負值的低參考電壓。據此，如上述， 該隔離閘270可替代以一时型多晶矽閘且可被接地或接至 一例如VDD稍正值的參考電壓。又，電洞累積使該電連接區 223擴大，藉此於該光二極體區226及該溝渠側壁229之間提 供一存在有陷入地點之較大距離。 CMOS衫像感測器之簡化電路係根據本發明說明於 下。該電路包含例如將光激電荷累積於該基底下面部分之 中之一光一極體。應了解，該CM〇s$像感測器可包含以一 光閘、光導體或其它影像對電荷轉換裝置替代一光二極體 做為光激電荷之初始累積器。 ^考至圖4’其顯示具有以圖2A-3B之像素1〇〇、200 中4者所述之方式來架構之每一個像素單元之像素陣列 89333-940928.doc 1248676 之1x1部分電路。圖4電路顯示利用一光二極體並具有一像 素光偵測器電路之CMOS影像感測器。 該光偵測器電路係顯示一部分CMOS影像感測器剖面 圖。各像素500包括一執行光電轉換之釘住式光二極體 52卜轉移閘550係形成於η型源極/汲極區522 A、522B之間。 該轉移閘550及η型源極/汲極區522 A、522B形成受一轉移訊 號TX控制之電荷轉移電晶體529。該η型區域522A作用如一 漂移擴散區。重置閘532係形成於該n型源極/汲極區522A、 522C之間。該重置閘及該η型源極/汲極區522Α、522C形成 受一重置訊號RST控制之重置電晶體53 1。該η型源極/沒極 區522(：係經一導體519耦合至一電壓源¥如。應注意，在圖4 顯示所使用之一轉移閘550及相關電晶體529時，該轉移電 晶體529提供非為必需之優勢。因此，本發明可被使用於省 略該轉移閘且該光二極體之η型集電區係隨該^型擴散區 522Α而變所在之一三電晶體（3Τ)環境中。 隔離係藉由一隔離閘570來提供於相鄰像素之間。該隔離 閘570係耦合至一參考電壓Vls〇。加該參考電壓之偏壓 讓該隔離閘570關閉以在該些像素之集電區中累積電洞。典 型地，加於該隔離閘之偏壓係將該參考電壓Vis〇調至地電 位。一η型材料被使用以形成該隔離閘57〇所在處，該隔離 閘570可藉由將該參考電壓Vis〇設定為一低於地面之電壓 而”較難"被關閉。另外，使用一？型隔離閘57〇所在處，該 隔離閘570可藉由將該參考電壓Vis〇設定為一高於地面之 電壓而”較難”被關閉。施加一低於（用於n型隔離閘）或高於 89333-940928.doc -19- 1248676 (用於P型隔離閘）地面之電壓會讓該隔離電晶體較難關閉而 有助於關閉一次6¾界漏電路徑。據此，一供應電壓可被 使用以提供一較正的電位。一典型供應電壓之範圍可高達 約5伏特。提供該隔離閘57〇以阻止相鄰像素5〇〇間之漏電。 因此，在上述相鄰像素500間之情形時，應了解，該隔離閘 570可被施加於任何地方的裝置上以阻止一像素5〇〇對下一 像素之漏電現象。 各像素500也包含例如一源極隨耦器電晶體536及一列選 擇電晶體538之額外電晶體。該些電晶體536、538係串接源 極至沒極，連同該源極隨耦器電晶體536也透過引線54〇耗 合至該電壓源VDD及引線542所耦合之列選擇電晶體53 8之 沒極。該列選擇電晶體53 8之汲極係經由引線542連接至一 給予像素列中其它像素之同樣列選擇電晶體之汲極。負載 電晶體539係也耦合於該些電晶體538及一電壓源vss之 間。該些電晶體539係藉由施加於它們閘極之一訊號Vln來 維持。 應注意，在許多電晶體中，該源極及汲極基本上係可互 換的’且在此所示之内連線不應只限於那些說明般地做解 釋。此外，在該些電晶體已被當做η型或n通道來說明時， 那些熟知此項技術之人士係了解若該結構係將那個上述者 均句反向掺雜’則ρ型或ρ通道電晶體也可被使用。該η及ρ 命名係以指定施體及受體類型雜質來使電子及電洞類型載 子分別成為多數載子之一般方式來應用。該” + ”號做為一雜 質類型字首使用時應被解釋代表那個雜質之掺雜濃度係比 89333-940928.doc -20- !248676 沒有”+”字首之雜質類型所標示之相關掺雜濃。 與該習知之淺溝渠隔離技術相關之另一問題係為在該淺 溝渠隔離結構下從一像素至一相鄰像素之光子擴散。已有 些嘗試係藉由將離子植入於該淺溝渠隔離結構下來加強隔 離。然而，這些植入產生高漏電。本發明提供一改善相鄰 像素間之隔離而不需在該溝渠另外植入之新技術，藉以極 小化該CMOS影像感測器中之暗電流產生。 CMOS景;^像感測器製造之另一考量係為隔離設計規則係 架構來確保有足夠的間隙以阻止CMOS電路中之貫穿。例 如，该溝渠28(圖1B)分開一像素之各源極/汲極區22與一相 鄰像素之主動區。據此，淺溝渠大多夠寬以讓一間隙足以 止貝穿或漏電。本發明又提供阻止漏電之新技術以滿足 CMOS電路中更嚴格設計規則。 現依據本發明另一具體實施例參考圖5-9來做說明。申請 者提出一 STI方法，其使用填充有一含矽掺雜傳導材料之一 隔離溝渠。用於CMOS影像感測器之淺溝渠隔離區大體上具 有小於約3000埃之深度及大體上在約2〇〇〇至約2500埃左 右。典型& ’淺溝渠區係填充著例如氧化物或高密度電漿 (HDP)氧化物之-傳i絕緣體它因該溝渠内之有限 間隔而難以傳統絕緣體來填充溝渠以具有-大於2500埃之 深度’例如’不要的孔隙或空氣裂隙被形成於使用氧化物 來填充具有一大於約2500埃深度之溝渠時。根據本發明一 第三具體實施例，申請者提出以較佳地為多晶石夕或石夕錯化 合物之含矽傳導材料來填充溝渠。不同於例如二氧化矽、 89333-940928.doc -21 1248676 氮化矽、NO、ON、HDP及ΟΝΟ等難以填入深溝渠之傳統材 料，含矽傳導材料可輕易地被沉積至各種深度之溝渠中。 因此，利用一含矽傳導材料來填充該溝渠328可輕易的形成 一溝渠，尤指一具有大於約2000埃深度之深溝渠，而較佳 地約為4000至5000埃。 大體上，溝渠越深隔離越佳。尤其是針對（：1^〇8影像感測 器，溝渠越深該CMOS影像感測器之電子儲存電容越高。一 根據本發明溝渠係深於一淺溝渠，因而具有比一淺溝渠長 的側壁。因此，該較長側壁沿著該溝渠側壁可有一較大電 連接區323(圖9)以使該電連接區323中例如電洞累積之電子 儲存電谷係根據本發明而增加。 在一根據本發明具有填充著含矽傳導材料之溝渠之 CMOS影像感測器中，如圖5所示，餘刻一溝渠328至一掺雜 主動區320内。施用一抗蝕劑及遮罩，且微影技術被使用以 定義欲蝕除區域。例如反應性離子蝕刻（RIE)之方向性蝕刻 方法或利用一優先異向蝕刻劑之蝕刻法被使用以蝕至該掺 雜主動層320中以形成該溝渠328。該抗蝕劑及遮罩被移 除，留下如圖5所示之結構。 現在參考至圖6，例如二氧化矽或其它介電内襯327之一 氧化物係長在該溝渠328内。該氧化物内襯可由許多其它適 合材料中之NO、ON或ΟΝΟ構成。該介電内襯327實際上可 以是一致的。換言之，該内襯327厚度實際上沿著該側壁3 i 9 及該溝渠328底部處係相同的。大體上，沿著該側壁之介電 内襯327厚度至少應約為1〇〇埃。 89333-940928.doc -22- 1248676 ,現在參考至圖7 ’-含石夕329之高捧雜（原地攙雜）n型或p 型傳導材料被沉積以填充該溝渠328。合適的切傳導材料 包含多晶石夕及石夕錯化合物。另外，如圖8所示，該溝渠328 可被填充著-切329傳導材料，接著一遮罩離子植入（箭 碩所示處）可被執行以掺雜切料材L，對於一具 有Ρ型井之㈣±動層32〇，可利用一光阻遮罩來植入例如硼 (Β)之ρ型離子至該含矽傳導材料中。類似地，對於一具有打 型井之η型主動層320,可植入例如鱗（ρ)、石申（As)或録㈣ 之η型離子。 含石夕傳導材料係易於填充至深溝渠中。該溝渠越深就越 難以傳統絕緣體來填充該溝渠。氧化物及其傳統絕緣體被 用來填充深溝渠時會形成孔隙或空氣裂隙。然而，根據本 發明，一溝渠可簡單且有效地被一含矽傳導材料所填充。 一依據本發明且具有一釘住式光二極體321之示範CMOS 影像感測器係示於圖9。該釘住式光二極體321具有一 p型表 面層324及一在一 p型主動層32〇内之n型光二極體區。一 接面係繞該η型區326形成。一較佳地具有11型導電率之掺雜 /示移擴散區325係提供於轉移閘35〇通道區一側，其另一側 具有部分η型區326。一溝渠隔離區328係形成於與該η型區 321相鄰但分隔之主動層32〇中。提供電洞累積之電連接區 323係相鄰於該溝渠隔離區328側壁來形成。該溝渠隔離區 328係如圖5-8所述地形成。 例如該轉移閘350之閘堆疊可被形成於該溝渠被蝕刻之 刖或之後。這些處理步驟次序可隨一特定處理流程之需求 89333-940928.doc -23- 1248676 或方便而變，例如，若想要一重疊該轉移閘之光閘時，該 些閘堆疊必須形成於該光閘之前，但若想要無重疊光閉， 該閘堆疊可形成於光閘形成之後。應注意，基於清晰目的， 該整個轉移閘堆疊係未顯示於圖9中。 一半透明或透明絕緣層330係形成覆在該CMOS影像感測 器300上。傳統處理方法接著被實施以形成例如該絕緣層 3 3 0中之接觸點（未顯示）以提供一電連接至該源極/汲極區 322、該漂移擴散區325及連接該感測器300之閘線及其它内 連線之其它接線。例如，該整個表面接著可覆蓋一例如二 氧化矽、BSG、PSG或BPSG之保護層，其被CMp平坦化及 蝕刻以提供觸孔，接著被金屬化以提供接觸點至該光閘（若 需要）、重置閘及轉移閘。 依據本發明使用一溝渠提供像素間之改善隔離。該較深 溝渠對電子從該隔離溝渠下擴散至一相鄰像素有較佳抑 制，藉以阻止相鄰像素間之串音。據此，利用透過一較深 溝渠來加強隔離，其不需要該溝渠下之額外植入，因而減 >隔離所需之植入，漏電也被減少。本發明所示具體實施 例之另一優點係為根據本發明使用填充一含矽傳導材料之 一深溝渠提供一較深電洞累積區，藉以增加電子儲存能 力。同時，該較深溝渠允許較嚴袼的隔離設計規則。較深 溝渠也可以比淺溝渠窄而仍然提供相鄰區域間有效隔離。 據此，藉由縮小該深溝渠寬度，一像素之源極/汲極區可更 緊靠一相鄰像素主動層。 現在依據本發明參考圖10_16說明另一具體實施例。現在 89333-940928.doc -24- 1248676 參考至圖10，一溝渠428係蝕刻至一主動層420中。該溝渠
5000埃之間深度之深溝渠。一抗蝕劑及遮罩被施用，且微 衫技術被使用以定義欲蝕除區域。例如RIE之方向性蝕刻方 法或利用一優先異向蝕刻劑之蝕刻法被使用以蝕至該掺雜 主動層420中以形成該溝渠428。該抗蝕劑及遮罩被移除， 留下該圖10結構。 現在參考至圖11，一氮化物内襯432係經由化學氣相沉積 法（CVD)來形成於在該溝渠428内。該氮化物内襯432可由包 3 NO、ON、ONQ之任何合適材料所構成，且較佳地係由氮 化矽所構成。 現在參考至圖12,例如Si〇2或其它介電内襯427之一氧化 物係形成於该溝渠428内且覆在該氮化矽内襯432上。該内 襯427可以疋非一致性的，其中它的厚度可隨該溝渠侧壁 429而變。一相當厚的内襯427可形成在靠近該溝渠底部及 一較薄内襯係形成在靠近該溝渠頂部。例如熟知之pS(3、 BPSG、SOG之非-致性材料可被使用以產生該内襯427。 現在參考至圖13 ,該氧化物内襯427及氮化物内襯之 一底部被剝離。這個可由一異向乾敍刻或—遮罩式濕或乾 姓刻來完成。 充該溝渠428。該磊 該磊晶層433可利用任何適合技術來成長
現在參考至圖14,-選擇性蠢晶層433被成長以利用石夕填 可 之 89333-940928.doc -25· 1248676 動層420而提供像素間之改善場隔離。根據本發明提供一直 接電接觸點至該主動層消除對—頂部接觸點之需求，因而 卽省空間並允許較緊密像素之形成。 現在參考至圖15,根據本發明又—具體實施例，該選擇 性磊晶層433被成長以利用矽部分填充該溝渠。 現在參考至圖16，一沉積法被執行以利用一填充料434 填充該溝渠剩餘部分。該填充料較佳地係為一氧化物材料 且更佳地係為一職氧化物。另夕卜，例如多晶石夕或石夕錄化 合物之切料㈣也可錢心填充㈣渠428剩餘部 分0 經由提供一蟲晶層433’填充該溝渠所需之氧化物量被減 少。據此’藉由使用-減少的氧化物量或在使用含石夕傳導 材料來填充該溝渠剩餘部分之場所或在利用該蟲晶層 433(如圖14所示）來填充該溝渠時之情況中不使用氧化物， 可形成本發明深溝渠。如上述，深溝渠提供改善之隔離， 且於CMOS影像感測器例中，阻止相鄰像素間之串音。又如 上該第-具體實施例所述，使用一深溝渠來提供改善關籲 消除在該溝渠下使用超額植入之需求，藉以減少漏電所引 起CMOS影像感測器中之暗電流。根據本發明之一選擇性 娜真充或部分填充溝渠可結合本發明其它型態來使用，例 如，該選擇性EPI部分填充溝渠可搭配填充著—切傳導材· 料之深溝渠來使用。 一依據本發明並具有—釘住式光二極體421之示範cm〇s 影像感測器係示於圖17中。該釘住式光二極體421在-p型 89333-940928.doc -26- 1248676 主動區420内具有一 p型表面層424及一 n型光二極體區 426。一接面係環繞整個該η型區426形成。一較佳具有η型 導電率之掺雜漂移擴散區425被提供於轉移閘450通道區一 側上，其另一側具有部分η型區426。一溝渠隔離區428係形 成於與戎η型區421相鄰但分隔之主動層42〇中。提供電洞累 積之電連接區423係相鄰於該溝渠隔離區428側壁形成。該 溝渠隔離區428係如圖1(Μ6所述地形成。應注意，基於清 晰目的，該整個轉移閘堆疊係未顯示於圖17中。 例如轉移閘450之閘堆疊可被形成於該溝渠被蝕刻之前 或之後。這些預備處理步驟次序可隨一特定處理流程之需 求或方便而變，例如，若想要一重疊該轉移閘之光閘時， 該些閘堆疊必須形成於該光閘之前，但若想要無重疊光 閘’該閘堆疊可形成於光閘形成之後。 一半透明或透明絕緣層430係形成覆在該CMOS影像感測 益400上。傳統處理方法接著被實施以形成例如該絕緣層 430中之接觸點（未顯示）以提供一電連接至該源極/汲極 區、該漂移擴散區425及連接該感測器400之閘線及其它内 連線之其它接線。例如，該整個表面接著可覆蓋一例如二 氧化矽、BSG、PSG或BPSG之保護層，其被CMP平坦化及 蝕刻以提供觸孔，接著被金屬化以提供接觸點至該光閘（若 需要）、重置閘及轉移閘。 依據本發明並參考圖2-17做說明之像素陣列可如習知般 進步處理以得到具有參考圖2-17所述之那些功能及特徵 之CMOS影像感測器。 89333-940928.doc -27- 1248676 依據本發明任一具體實施例包含一 CM〇s影像感測器之 一以典型處理器為主架構之系統大體上係示於圖18之 642。一以處.理器為主架構之系統示範性的係一包含cm〇s 影像感測ϋ並具有數位電路之H沒有限制的，這類系 統可包含一電腦系統、相機系統、掃瞄器、機器影像、交 通導航、視訊聲音、監視系統、自動對焦系統、星際追縱 系統、主動偵測系統、影像穩定系統及高解像力電視的資 料壓縮系統，上述全可應用本發明。 例如一電腦系統之以處理器為主架構之系統大體上包括 例如一微處理器之中央處理單元（CPU) 644以透過一匯流 排與一輸出入（I/O)裝置646連通。該CMOS影像感測器042 也透過匯流排652與該系統連通。該電腦系統6〇〇也包含隨 機存取記憶體（RAM) 648，且以一電腦系統為例可包含例如 也透過该匯流排與CPU 644連通之一快閃記憶體卡654或一 光碟（CD)R〇M驅動器656之周邊裝置。也可期待將該處理器 654、CMOS影像感測器642及記憶體648整合於一單1C晶片 上。 上面說明及圖式係只想說明示範具體實施例，以得到本 發明特徵及優點。對特定處理狀況及結構之修改及取代方 式可被進行而不偏離本發明精神及範圍。據此，本發明並 不會受限於前面說明及圖式，而只受所附申請專利範圍之 範圍限制。 【圖式簡單說明】 本發明這些及其它特徵與優點會結合附圖之下列詳細說 89333-940928.doc -28 - 1248676 明變得更了解並說明本發明具體實施例，其中·· · 圖1 A係為一示範CMOS影像感測器片段之俯視平面圖； · 圖1B係為沿線條1B-1B所選取之圖1A影像感測器片段之 示意側剖面圖； 圖2A係依據本發明一第一示範具體實施例之cm〇s影像 感測器片段之俯視平面圖； 圖2B係為沿線條2B-2B所選取之圖2A影像感測器片段之 示意側剖面圖； 圖3 A係依據本發明另一示範具體實施例顯示一2χ2像素 _ 配置之CMOS影像感測器片段之俯視平面圖； 圖3B係為沿線條3B-3B所選取之圖3八影像感測器片段之 示意側剖面圖； 圖4係依據本發明一具體實施例顯示一 ΐχΐ像素配置之代 表性像素配置； 圖5係依據本發明另一具體實施例顯示一處理中溝渠之 CMOS影像感測器片段之示意側剖面圖； ’、
圖6係顯示在圖3所示之下一處理步驟中之溝渠之⑽⑽ 影像感測器片段之示意側剖面圖； 圖7係顯示在圖6所示之下一盧 r 爽理步驟中之溝渠之CM( 影像感測器片段之示意側剖面圖； 圖8係顯示在圖6所示之γ ^ m , 、 <下一處理步驟中之溝渠之CM( 影像感測器片段之示意側剖面圖· 圖9係為一整合圖7及8之 ’冓朱之CMOS影像感測器片段 示意側剖面圖； 89333-940928.doc '29- 1248676 圖ίο係依據本發明另-示範具體實施例顯示—處理 渠之CMOS影像感測器片段之示意側剖面圖； ‘ 圖11係顯示在圖10所示之下一考饰丰跡士 * ^ r 處理步驟中之溝渠之 CMOS影像感測器片段之示意侧剖面圖； ^ 圖12係顯示在圖11所示之下一處理步驟中之溝渠之 CMOS影像感測器片段之示意側剖面圖； ^ 圖13係顯示在圖12所示之下一處理步驟中之溝渠之 CMOS影像感測器片段之示意侧剖面圖； 圖14係顯示在圖13所示之下一處理步驟中之溝渠之 CMOS影像感測裔片段之示意侧剖面圖； 圖15係依據本發明再一示範具體實施例在圖丨3所示之下 一處理步驟下顯示一處理中溝渠iCM〇s$像感測器片段 之示意側剖面圖； 圖16係為一整合圖15之溝渠之CM〇s影像感測器片段之 示意側剖面圖； 圖17係為一整合圖16之溝渠之CMOS影像感測器片段之 示意側剖面圖；以及 圖18係依據本發明所架構之一整合一 cm〇S影像感測器 之處理器系統示意圖。 【圖式代表符號說明】 10 ^ 300 . 400 > 642 影像感測器 20、120、320、420 主動層 21 集電區 22、322、522A、522B、522C 源極 / 汲極區 89333-940928.doc -30- 1248676 23、 123、223、323、423 電連接區 24、 124、324、424 表面層 25、 125、225、325、425 漂移擴散區 26、 126、226、326、426 光二極體區 28、128、228、328、428 溝渠隔離區 29、129、229、319、429 側壁 32 34 40 、 531 50 > 150 、 250 、 350 、 450 60 、 536 80 、 538 100 、 200 > 500 121 、 221 接觸點 離子植入外廓區 重置電晶體 550轉移閘 源極隨耦器電晶體 列選擇電晶體 像素 接面區 130、176、230、276、330、430 絕緣層 重置閘 140 、 532 160 、 180 170 、 270 、 570 源極隨耦器 隔離閘 172 > 272 閘極氧化層 174 、 274 電極層 178 、 278 321、42卜 521 326 絕緣間隙壁 釘住式光二極體 光阻遮罩 内襯 327 、 427 ' 432 89333-940928.doc -31 · 1248676 328 、 428 溝渠 329 含矽傳導材料 433 蠢晶層 434 填充料 519 導體 529 電荷轉移電晶體 539 負載電晶體 540 、 542 引線 644 中央處理單元 646 輸出入裝置 648 隨機存取記憶體 652 匯流排 654 快閃記憶體卡 656 ROM驅動器 89333-940928.doc -32-

Claims (1)

1248676 拾、申請專利範園： L 一種影像感測器，包含： 一包含一感光區之像素； 一相鄰該像素之隔離區；以及 一覆在該隔離區上所提供之隔離閘。 2·如申請專利S圍第1項之感肖器，其中該像素進一步包 含： 用以轉移來自該感光區之光電電荷之至少一電晶體閘， 其中該隔離閘與該至少一電晶體閘係為相同傳導類型。 3如申請專利範圍第i項之感測器，其中該感錢包括一 p 型傳導基底、一 η型傳導光二極體區及傳導表面區。 如申明專利範圍第3項之感測器，其中該隔離閘延伸過介 於該像素之感光區及該隔離區間之至少一部分區域，且 加偏壓於該隔離閘以將電洞累積在該像素之感光區及該 隔離區間之區域中。 5如申睛專利範圍第1項之感測器，其中該隔離閘係加偏壓 以提供相鄰像素間之電隔離。 6如申請專利範圍第1項之感測器，其中該感光區包括光感 測器、光二極體、光閘及光導體中其中之一。 7如申請專利範圍第1項之感測器，其中該影像感測器包括 — CMOS影像感測器。 8如申請專利範圍第1項之感測器，其中該CMOS影像感測 器包括一三個電晶體（3T)之CMOS影像感測器。 9如申請專利範園第1項之感測器，其中該CMOS影像感測 89333-940928.doc 1248676 器包括一四個電晶體（4T)之CMOS影像感測器。 10如申請專利範圍第i項之感測器，其中該影像感測器包含 —CCD影像感測器。 11 —種影像感測器，該影像感測器包含： —形成於一基底内之第一傳導類型主動層； 覆在一邵分該主動層上所形成之至少一電晶體閘； —相鄰於該電晶體閘所形成之光感測器； —形成於該動作區相鄰於該光感測器之隔離區；及 一覆在至少一部分該隔離區上所形成之隔離閘。 如申請專利範圍第11項之感測器，其中該光感測器包含： 形成於4至少一電晶體閘下之p-n-p接面區，該p-n-p接 面區包括疊在一第二傳導類型感光區上之一第一傳導類 型表面層，該感光區疊在該第一傳導類型主動層上。 13.如申請專利範圍第丨丨項之感測器，其中該光感測器包含 光二極體、光閘、光導體、p-n-p二極體及一埋入式二極 體中其中之一。 14· 一種以處理器為主之系統，包括一影像感測器，該影像 感測器包含： 一形成於一基底内之第一傳導類型之主動層； 覆在一邵分該主動層上所形成之至少一電晶體閘； 一相鄰於該電晶體閘所形成之光感測器； 一形成於該主動層相鄰於該光感測器之隔離區；及 一覆在至少一部分該隔離區上所形成之隔離閘。 15· —種CMOS影像感測器，包含： O:\89\89333-940928.DOC 1248676 一像素’用以接收入射光能量並將它轉換為一電訊號； 該像素包含： 一感光區，用以累積光激電荷； 一相鄰該感光區一侧之漂移擴散區，用以接收來自該感 光區之電荷； 一包含至少一輸出電晶體之讀出電路，用以讀出來自該 漂移擴散區之電荷； 一環繞至少一部分該像素所形成之隔離區；及 一覆在至少一邵分該隔離區上所形成之隔離閘。 16·如申請專利範·園第15項之影像感測器，其中該隔離閘與 該輸出電晶體之一閘極係為相同傳導類型。 Π·如申請專利範園第15項之影像感測器，其中該隔離閘係 形成覆在該隔離區之一重要部分上。 18· —種影像感測器，包含： -具有冑數個影像感測器像素形&於其上之半導體基 底； 母個該像素包含-感光區及-漂移擴散區； 一形成於相鄰像素間之動作區；及 19. 覆在一部分該動作區上所形成之至少—隔離閑。 一種積體電路，包含： :具有複數個影像感測器像素形成於其上之半導體 二個邊像素包括―感光區及—漂移擴散區； 形成於相鄰像素間之隔離區； O:\89\89333-940928.DOC 1248676 覆在一部分該隔離區上所形成之至少一隔離閘，將該隔 離閉加偏壓至一定電壓以使該隔離閘不斷地加反向偏壓 於該隔離區。 20·如申請專利範圍第19項之電路，其中該像素進一步包含 一介於該感光區及該漂移擴散區之間之轉移閘。 21. 如申請專利範圍第2〇項之電路，其中該轉移閘及該隔離 閘係為相同傳導類型。 22. 如申請專利範圍第19項之電路’其中該隔離閘環繞該些 像素尤一重要邵分但不接觸該轉移閘或該漂移擴散區。 23· —種影像感測器，包含： 一具有一第一傳導類型摻雜層之基底； 形成於該摻雜層中之一像素感測器細胞陣列； 一形成於各像素感測器細胞之間之隔離區；及 覆在該隔離區之一首要:八u I要口15刀上所形成之一隔離閘，該隔 離閘係形成覆於至少一部分該摻雜層上。 24. —種積體電路，包含： 一具有一影像感測器 該像素包含覆置於一 方之至少一轉移閘； 像素形成於其上之半導體基底； /不移擴散區及一感光動作區之間上 相鄰像素之間之隔 ，藉此該隔離閘實 一電壓於該隔離閘 一形成於該基底中並介於該像素及一 離通道；及 覆在該隔離通道上所形成之一隔離閘 際上環繞所有該感光動作區延伸，加 以使該隔離閘加偏壓於該隔離通道。 89333-940928.doc 1248676 25· 一種形成一影像感測器之方法，包含下列步驟： 在一基底内形成一像素； 相鄰該像素形成一隔離區；及 覆在★亥隔離區並相鄰於該隔離區所形成之至少一部分連 接區上形成一隔離閘。 26.如申請專利範圍第25項之方法，其中該隔離閘與該像素 之至少一電晶體閘具有相同傳導類型。 27·如申請專利範圍第25項之方法，其中該隔離間長度被調 整以極小化相鄰像素間之串音。 28. —種操作一影像感測器之方法，該影像感測器包含一像 素、一相鄰該像素之隔離區及一覆在該隔離區上且相鄰 於★亥像素所提供之隔離閘，該方法包含下列步驟： 藉由施加一電壓至該隔離閘以在該像素之一光感測器區 及#亥隔離區之間形成一^間隔。 29·如申請專利範圍第28項之方法，其中該形成一間隔之方 法包含將電洞累積於該光二極體區及該絕緣區之間之連 接區中。 30· —種形成一影像感測器之方法，包含： 在一基底上形成一第一傳導類型主動層； 在該主動層中形成一光感測器；及 在相鄰該光感測器之至少一部分該主動層上形成一隔離 閘。 31.如申請專利範圍第30項之方法，包含在該隔離區之一重 要部分上形成該隔離閘。 O:\89\89333-940928.DOC 1248676 32.如申請專利範圍第30項之方法，進—步包含形成一該隔 離閘長度以極小化相鄰像素間之串音。 狂如申請專利範圍第30項之方法，其曰中形成該光感測器步 驟包含形成光二極體、光閑、光導體、pnp二極體及-埋 入式二極體中其中之一。 34. 一種形成-CMOS影像感測器之方法，包含下列步帮 以下 在一基底内形成一CMOS影像感測器像素；該像素係" 面步騾構成： # ' 形成一累積光激電荷之感光區； 形成一相鄰該感光區一側之漂移擴散區； 形成一自該漂移擴散區中讀出電荷之輸出電晶體； 形成一至少包含該輸出電晶體之讀出電路； 形成一環繞至少一部分該像素之隔離區；及 形成一覆在至少一部分該隔離區上之隔離閘。 35. —種操作一積體電路之方法，包含下列步驟： 形成一半導體基底； 於該基底中形成複數個影像感測器像素； 内連線該些像素至一電路中； 形成上述各像素以使各像素包含一感光區及一娜 ^ . /币移擴散 形成一介於相鄰像素間之隔離區； 形成覆在至少一邵分該隔離區上之至少一隔離閘· 將該隔離閘加偏壓至一定電壓；及 藉由施加該足電壓以加反向偏壓於該隔離區。 O:\89\89333-940928.DOC 1248676 36. -種隔離-半導體裝置内各區域之結構，該結構包含· 在一介於相鄰區域間之影像感測器基底中所形 渠；及 /成《-溝 -置於該溝渠内以填充至少一部分該溝渠之傳導材料。 37·如申請專利範圍第36項之結構， / u » —至少沿菩 該溝渠侧壁所形成之絕緣内襯。 38. 如申請專利範圍第36項之結構，其中該傳導材料包▲ 矽、矽鍺及多晶矽中其中之一。 匕3 39. 如申請專利範圍第36項之結構，其中該溝渠進一步包本 位在該傳導材料下並形成於該溝渠内之一蟲晶層。° 40. 如中請專利範圍第39項之結構，其中該溝渠具日有―深度 約介於1000埃至5000埃之間。 & 礼如申請專利範圍第39項之結構，其中該溝渠具有—深度 約大於2000埃。 & 42.如申請專利範圍第36項之結構，其中該半導體裝置包含 一 CMOS影像感測器。 43·如申请專利範圍第36項之結構，其中該傳導材料包含一 蟲晶材料。 44· 一種隔離一影像感測器内各區域之結構，該結構包含： 在相鄰像素間之一影像感測基底所形成之一溝渠； 沿著該溝渠壁所形成之一絕緣内襯；及 在該絕緣内襯内所形成之一傳導材料。 45·如申請專利範圍第44項之結構，其中該傳導材料包含一 蠢晶層。 O:\89\89333-940928.DOC 1248676 其中該磊晶層部分填充 46·如申請專利範圍第45項之結構 該溝渠。 47·如申請專利範圍第45項之結構 ^ 延一步包含覆 層上且在溝渠内沉積之一填充料。 复在4麻田曰 48·如申請專利範圍第45項之結構，進一步包本^ 渠及該絕緣内襯之侧壁間之—氮化物内襯%成於咸溝 49.如申請專利範圍第47項之結構，其中該填充 緣材料、一傳導材料及矽中其中之—。 '''e 50· —種影像感測器，包含： 在一基底上所形成之一第一傳導類型主動層 在該主動層中所形成之一電荷轉移閘； 成之一光二極體， 主動層各區域間之 在該主動層中相鄰該電荷轉移閘所形 該光二極體包含介於該第一傳導類型 一第二傳導類型區； 在该主動層内接收自該光二極體區中所轉移之電荷之 集電區； ι° 相鄰該主動層形成之一隔離區，該隔離區包含一溝渠 及 木 形成於該溝渠内之一傳導材料。 51·如申請專利範圍第50項之感測器，進一步包含至少沿著 該溝渠侧壁所形成之一絕緣内襯。 52·如申請專利範圍第50項之感測器，其中該傳導材料包含 势。 53·如申請專利範圍第50項之感測器，其中該溝渠具有一深 O:\89\89333-940928.DOC 1248676 度約介於1000埃至5000埃之間。 54.如申請專利範圍第50項之感測器，其中該溝渠具有一深 度約大於2000埃。 55·如申請專利範圍第50項之感測器，其中該傳攀材料包含 一蠢晶材料。 56·如申請專利範圍第55項之感測器，其中該磊晶材料部分 填充該溝渠。 57. —種處理系統，包含：（i)一處理器；及（π)一耦合至兮處 理器之半導體裝置，其包含： 形成於一相鄰區域之間之基底内之一溝渠；及 ✓儿積於S溝渠中以填充至少一邵分該溝渠之_傳導材 料。 58· —種處理系統，包含：⑴一處理器；及（η)一耦合至嗦處 理器之影像感測器裝置，該影像感測器裝置包含：Λ 形成於一基底中之* —弟一傳導類型主動層； 覆在該基底上所形成之一電荷轉移區； 相鄰該電荷轉移區所形成之一光二極體， 該光二極體包含夾在該第-傳導類型主動層各區域間、 一第二傳導類型區； 接收自該光二極體區所轉移之電荷之一集電區· 相鄰内連線孩主動層之各第一傳導類型部分所形成之 隔離區，該隔離區包含一溝渠，·及 至少部分形成於該溝渠内之一傳導材料。 59· —種形成隔離一半導體裝置中各區域之結構之 、 石决’該 O:\89\89333-940928.DOC 1248676 方法包含： 形成分開一半導體裝置中各區域之一溝渠；及 利用一傳導材料以至少部分填充該溝渠。 60·如申請專利範圍第59項之方法，進一步包含至少沿著該 溝渠側壁形成一絕緣内襯。 61.如申請專利範圍第59項之方法，其中該傳導材料包含 珍、多晶矽及矽鍺化合物中其中之一。 62·如申請專利範圍第59項之方法，進一步包含形成一位在 該傳導材料下之磊晶層。 63.如申請專利範圍第59項之方法，其中該溝渠係形成以具 有一約大於2000埃之深度。 64· —種形成隔離一半導體裝置中各區域之結構之方法，該 方法包含下列步騾： 在一半導體基底動作區中之相鄰區域間形成一開口； 於该開口中成長一暴晶層；及 於該開口内沉積一填充料且覆在該磊晶層上以填充該開 口 〇 65· —種形成一影像感測器之方法，該方法包含下列步驟： 形成一基底； 在該基底内形成一第一傳導類型主動層； 在該主動層内形成一電荷轉移區； 在々主動層内相鄰違電荷轉移區形成一光二極體，形成 該光二極體之步驟包含在該第一傳導類型主動層中之各 區域間形成一第二傳導類型區； O:\89\89333-940928.DOC -10- 1248676 在該主動層内形成一接收自該光二極體區中所轉移之電 何之集電區，及 相鄰該主動層藉由一傳導材料至少部分填充該溝渠而形 成之溝渠來形成一隔離區。 O:\89\89333-940928.DOC -11 -
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