KR102412617B1 - 이미지 센서 - Google Patents
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Abstract
색 재현성을 향상시킬 수 있는 유기 광전층을 가지는 이미지 센서를 제공한다. 본 발명에 따른 이미지 센서는, 분리 영역을 사이에 두고 서로 이격되며 단위 화소가 각각 배치되는 복수의 화소 영역을 가지는 반도체 기판, 분리 영역에 배치되며 단위 화소를 포위하는 소자 분리막, 반도체 기판 상에 순차적으로 배치되는 제1 투명 전극층, 유기 광전층, 및 제2 투명 전극층, 및 제1 투명 전극층과 전기적으로 연결되며, 분리 영역에서 소자 분리막 사이에 배치되며 반도체 기판을 관통하는 비아 플러그를 포함한다.
Description
본 발명은 이미지 센서에 관한 것으로, 더욱 상세하게는 유기 광전층을 가지는 이미지 센서에 관한 것이다.
화상을 촬영하여 전기적 신호로 변환하는 이미지 센서는 디지털 카메라, 휴대전화용 카메라 및 휴대용 캠코더와 같은 일반 소비자용 전자기기뿐만 아니라, 자동차, 보안장치 및 로봇에 장착되는 카메라에도 사용된다.
이미지 센서는 날이 갈수록 소형화 및 높은 해상도가 요구되고 있으며, 이에 따라 화소 크기를 줄이기 위하여 유기 광전층을 가지는 이미지 센서가 도입되고 있습니다.
본 발명의 기술적 과제는 색 재현성을 향상시킬 수 있는 유기 광전층을 가지는 이미지 센서를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 이미지 센서를 제공한다. 본 발명에 따른 이미지 센서는, 분리 영역을 사이에 두고 서로 이격되며 단위 화소가 각각 배치되는 복수의 화소 영역을 가지는 반도체 기판, 상기 분리 영역에 배치되며 상기 단위 화소를 포위하는 소자 분리막, 상기 반도체 기판 상에 순차적으로 배치되는 제1 투명 전극층, 유기 광전층, 및 제2 투명 전극층, 및 상기 제1 투명 전극층과 전기적으로 연결되며, 상기 분리 영역에서 상기 소자 분리막 사이에 배치되며 상기 반도체 기판을 관통하는 비아 플러그를 포함한다.
본 발명에 따른 이미지 센서는, 소자 분리막이 배치되는 분리 영역을 사이에 두고 서로 이격되며 단위 화소가 각각 배치되는 복수의 화소 영역을 가지는 반도체 기판, 상기 반도체 기판 상에 배치되며, 상기 단위 화소에 대응하여 상기 복수의 화소 영역에 각각 배치되는 제1 투명 전극층, 상기 복수의 화소 영역에 걸쳐서 일체를 이루는 제2 투명 전극층, 및 상기 제1 투명 전극층과 상기 제2 투명 전극층 사이에 배치되는 유기 광전층, 및 상기 분리 영역에서 상기 소자 분리막 사이에 배치되며 상기 반도체 기판을 관통하여 상기 제1 투명 전극층과 상기 단위 화소를 전기적으로 연결하는 비아 플러그를 포함한다.
본 발명에 따른 이미지 센서는, 비아 플러그를 포함하는 관통 전극 구조체가 소자 분리막이 배치되는 분리 영역에 배치되므로, 단위 화소 내에서 관통 전극 구조체를 형성하기 위한 공간을 확보할 필요가 없다. 따라서, 단위 화소의 수평 면적이 확보되어, 이미지 센서의 광전 변환 효율이 증가할 수 있다.
관통 전극 구조체 또한 소자 분리막의 기능을 함께 수행할 수 있는 바, 인접한 단위 화소 사이에서 전기적 광학적 간섭을 발생시키지 않을 수 있다.
따라서 본 발명에 따른 이미지 센서는 새 재현성의 향상과 화소 크기의 감소를 함께 이룰 수 있다.
도 1a 및 도 1b는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 수직 단면도이다.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 이미지 센서를 제조하는 방법을 나타내는 수평 단면도들이다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 수평 단면도 및 그 일부분을 확대하여 나타내는 수직 단면도이다.
도 4a 내지 도 4c는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 수평 단면도들이다.
도 5는 본 발명의 실시 예에 따른 이미지 센서를 제조하는 방법을 나타내는 수평 단면도이다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 수평 단면도 및 그 일부분을 확대하여 나타내는 수직 단면도이다.
도 7은 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 수평 단면도이다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 이미지 센서를 제조하는 방법을 나타내는 수평 단면도들이다.
도 9a 및 도 9b는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 수평 단면도 및 그 일부분을 확대하여 나타내는 수직 단면도이다.
도 10a 내지 도 10d는 본 발명의 실시 예에 따른 이미지 센서를 제조하는 방법을 나타내는 수평 단면도들이다.
도 11은 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 수평 단면도이다.
도 12a 및 도 12b는 본 발명의 실시 예에 따른 이미지 센서를 제조하는 방법을 나타내는 수평 단면도들이다.
도 13a 및 도 13b는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 수평 단면도 및 그 일부분을 확대하여 나타내는 수직 단면도이다.
도 14a 내지 도 14c는 본 발명의 실시 예에 따른 이미지 센서를 제조하는 방법을 나타내는 수평 단면도들이다.
도 15a 및 도 15b는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 수평 단면도 및 그 일부분을 확대하여 나타내는 수직 단면도이다.
도 16은 본 발명의 실시 예에 따른 이미지 센서를 제조하는 방법을 나타내는 수평 단면도이다.
도 17a 및 도 17b는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 수평 단면도 및 그 일부분을 확대하여 나타내는 수직 단면도이다.
도 18은 본 발명의 실시 예에 따른 이미지 센서를 제조하는 방법을 나타내는 수평 단면도이다.
도 19는 본 발명의 실시 예에 따른 이미지 센서의 리드아웃 회로도이다.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 이미지 센서를 제조하는 방법을 나타내는 수평 단면도들이다.
도 3a 및 도 3b는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 수평 단면도 및 그 일부분을 확대하여 나타내는 수직 단면도이다.
도 4a 내지 도 4c는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 수평 단면도들이다.
도 5는 본 발명의 실시 예에 따른 이미지 센서를 제조하는 방법을 나타내는 수평 단면도이다.
도 6a 및 도 6b는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 수평 단면도 및 그 일부분을 확대하여 나타내는 수직 단면도이다.
도 7은 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 수평 단면도이다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 이미지 센서를 제조하는 방법을 나타내는 수평 단면도들이다.
도 9a 및 도 9b는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 수평 단면도 및 그 일부분을 확대하여 나타내는 수직 단면도이다.
도 10a 내지 도 10d는 본 발명의 실시 예에 따른 이미지 센서를 제조하는 방법을 나타내는 수평 단면도들이다.
도 11은 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 수평 단면도이다.
도 12a 및 도 12b는 본 발명의 실시 예에 따른 이미지 센서를 제조하는 방법을 나타내는 수평 단면도들이다.
도 13a 및 도 13b는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 수평 단면도 및 그 일부분을 확대하여 나타내는 수직 단면도이다.
도 14a 내지 도 14c는 본 발명의 실시 예에 따른 이미지 센서를 제조하는 방법을 나타내는 수평 단면도들이다.
도 15a 및 도 15b는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 수평 단면도 및 그 일부분을 확대하여 나타내는 수직 단면도이다.
도 16은 본 발명의 실시 예에 따른 이미지 센서를 제조하는 방법을 나타내는 수평 단면도이다.
도 17a 및 도 17b는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 수평 단면도 및 그 일부분을 확대하여 나타내는 수직 단면도이다.
도 18은 본 발명의 실시 예에 따른 이미지 센서를 제조하는 방법을 나타내는 수평 단면도이다.
도 19는 본 발명의 실시 예에 따른 이미지 센서의 리드아웃 회로도이다.
본 발명의 구성 요소 및 효과를 충분히 이해하기 위하여, 첨부 도면을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1a 및 도 1b는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 수직 단면도이다.
도 1a 및 도 1b를 함께 참조하면, 이미지 센서(100)는 반도체 기판(200)을 포함하며, 복수의 화소 영역(PR), 및 복수의 화소 영역(PR) 각각의 사이에 배치되는 분리 영역(IR)을 가질 수 있다. 복수의 화소 영역(PR) 각각에는 단위 화소(UPX)가 배치될 수 있다. 반도체 기판(200) 내에서, 복수의 화소 영역(PR) 각각은 분리 영역(PR)에 의하여 서로 이격될 수 있다.
본 명세서에서 단위 화소(UPX)는, 적어도 2개의 다른 파장 대역의 빛을 감지할 수 있도록 적어도 2개의 포토다이오드가 수직 방향으로 적층될 수 있다. 본 명세서에서는, 하나의 단위 화소(UPX)가 2개의 다른 파장 대역의 빛을 감지하는 경우를 예시적으로 도시하였으나, 이에 한정되지 않는다. 일부 실시 예에서, 단위 화소(UPX)는 적색 빛과 녹색 빛을 감지할 수 있는 제1 단위 화소(UPX1)와 청색 빛과 녹색 빛을 감지할 수 있는 제2 단위 화소(UPX2)로 이루어지며, 제1 및 제2 단위 화소(UPX1, UPX2)가 함께 하나의 컬러 픽셀을 이룰 수 있다. 일부 실시 예에서, 단위 화소(UPX)는 청색 빛, 적색 빛 및 녹색 빛을 감지할 수 있어, 1개의 단위 화소(UPX)가 하나의 컬러 픽셀을 이룰 수 있다.
반도체 기판(200), 예컨대 각각 벌크(bulk) 기판, 에피텍셜(epitaxial) 기판 또는 SOI(silicon on insulator) 기판 중 어느 하나일 수 있다. 반도체 기판(200)은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 반도체 기판(200)은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC(silicon carbide), GaAs(gallium arsenide), InAs(indium arsenide), 및 InP(indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 반도체 기판(200)은 제1 도전형을 가지는 반도체 기판을 기반으로 이루어질 수 있다. 반도체 기판(200)은 예를 들면, P형 반도체 기판일 수 있다.
복수의 화소 영역(PR)의 반도체 기판(200) 내에는 복수의 광전 변환 소자(204)가 배치될 수 있다. 일부 실시 예에서, 복수의 화소 영역(PR) 각각에는 하나의 광전 변환 소자(204)가 배치될 수 있다. 광전 변환 소자(204)는 포토다이오드일 수 있다. 광전 변환 소자(204)는 제1 불순물 영역(204a)과 제2 불순물 영역(204b)을 포함할 수 있다. 제1 불순물 영역(204a)은 반도체 기판(200)의 제1 면(201a)으로부터 깊게 형성될 수 있다. 제2 불순물 영역(204b)은 반도체 기판(200)의 제1 면(201a)에 얇게 형성될 수 있다. 제1 불순물 영역(204a)과 제2 불순물 영역(204b)은 서로 다른 도전형을 가질 수 있다. 예를 들어, 제1 불순물 영역(204a)은 n형의 불순물이 도핑될 수 있고, 제2 불순물 영역(204b)은 p형의 불순물이 도핑될 수 있다.
각각의 광전 변환 소자(204)와 인접하는 복수의 화소 영역(PR)의 반도체 기판(200) 내에는, 광전 변환 소자(204)와 이격되는 스토리지 노드 영역(206)이 배치될 수 있다. 스토리지 노드 영역(206)은 예를 들어, n형 불순물이 도핑될 수 있다. 스토리지 노드 영역(206)은 하나의 도핑 영역으로 이루어질 수 있다. 스토리지 노드 영역(206)은 광전 변환 소자(204)보다 작은 수평 면적을 가질 수 있다.
반도체 기판(200) 내에서, 분리 영역(PR)에는 소자 분리막(202, 210)이 배치될 수 있다. 소자 분리막(202, 210)은 제1 소자 분리막(202) 및 제2 소자 분리막(210)을 포함할 수 있다. 제1 소자 분리막(202)은 반도체 기판(200)의 제1 면(201a)으로부터 제2 면(201b)을 향하여 상대적으로 작은 높이를 가지고 연장될 수 있다. 제2 소자 분리막(210)은 반도체 기판(200)의 제1 면(201a)과 제2 면(201b) 사이에서 상대적으로 큰 높이, 즉 제1 소자 분리막(202)의 높이보다 큰 높이를 가지고 연장될 수 있다. 예를 들면, 제1 소자 분리막(202)은 STI(Shallow Trench Isolation)이고, 제2 소자 분리막(210)은 DTI(Deep Trench Isolation)일 수 있다.
제2 소자 분리막(210)은 반도체 기판(200)의 제1 면(201a)과 제2 면(201b) 사이에서 연장되는 트렌치(205)를 채우도록 형성될 수 있다. 일부 실시 예에서, 트렌치(205)는 반도체 기판(200)의 제1 면(201a)으로부터 제2 면(201b)까지 연장될 수 있으나, 이에 한정되지 않을 수 있다. 일부 실시 예에서, 트렌치(205)는 반도체 기판(200)의 제1 면(201a)으로부터 제2 면(201b)을 향하여 연장되되, 제2 면(201b)까지는 연장되지 않을 수 있다. 다른 일부 실시 예에서, 트렌치(205)는 반도체 기판(200)의 제2 면(201b)으로부터 제1 면(201a)을 향하여 연장되되, 제1 면(201a)까지는 연장되지 않을 수 있다. 따라서, 제2 소자 분리막(210)은 반도체 기판(200)의 제1 면(201a) 또는 제2 면(201b) 중 어느 하나의 면으로부터 다른 면을 향하여 연장되거나, 제1 면(201a)으로부터 제2 면(201b)까지 연장되도록 형성될 수 있다.
제1 소자 분리막(202)은 예를 들면, 산화물, 질화물, 산질화물, 또는 이들의 조합으로 이루어질 수 있다. 제2 소자 분리막(210)은 예를 들면, 산화물, 질화물, 산질화물, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시 예에서, 제2 소자 분리막(210)은 금속, 또는 반도체 물질로 이루어지는 코어 분리막, 및 상기 코어 분리막의 측벽을 덮으며, 고유전막과 같은 절연 물질로 이루어지는 커버 분리막을 포함할 수 있다.
반도체 기판(200)의 제1 면(201a) 상에는 배선 구조체(220)가 배치된다. 배선 구조체(220)는 전면 층간 절연막(221)과 복수의 전면 배선(223)을 포함할 수 있다. 전면 층간 절연막(221)은 HDP(High Density Plasma) 산화막, TEOS 산화막, TOSZ(Tonen SilaZene), SOG(Spin On Glass), USG(Undoped Silica Glass) 또는 저유전막(low-k dielectric layer) 등이 사용될 수 있다. 복수의 전면 배선(223)은 예를 들어, 구리(Cu), 알루미늄(Al), 티타늄(Ti), 질화 티타늄(TiN), 또는 텅스텐(W)과 같은 금속 물질 또는 도전성 금속 질화물을 포함할 수 있다.
일부 실시 예에서, 배선 구조체(220) 상에는 지지막(208)이 부착착될 수 있다. 지지막(228)은 연마 공정을 통해 얇아진 반도체 기판(200)의 강도를 확보하기 위하여 사용될 수 있다. 지지막(228)은 예를 들면, 실리콘 산화물, 실리콘 질화물 및/또는 반도체 물질로 이루어질 수 있다. 일부 실시 예에서, 지지막(228)은 생략될 수 있다.
배선 구조체(220)에는 스토리지 노드 영역(206)과 접하며, 배선 구조체(220) 내로 연장되는 콘택 비아아(213), 및 배선 구조체(220) 내에 배치되며, 콘택 비아아(213)와 접하는 버퍼층(217)이 형성될 수 있다. 따라서 버퍼층(217)은 콘택 비아아(213)를 통하여 반도체 기판(200)에 형성된 스토로지 노드 영역(206)과 전기적으로 연결될 수 있다. 버퍼층(217)은 예를 들어, 구리(Cu), 알루미늄(Al), 티타늄(Ti), 질화 티타늄(TiN), 같은 금속 물질, 질화 티타늄(TiN)과 같은 도전성 금속 질화물 또는 탄소나노튜브를 포함할 수 있다.
일부 실시 예에서, 제1 콘택비아(213)의 수평단면적은 반도체 기판(200)의 제1 면(201a)으로부터 멀어질수록 점차적으로 넓어질 수 있다. 제1 콘택비아(213)는 예를 들어, 구리(Cu), 알루미늄(Al), 티타늄(Ti), 질화 티타늄(TiN), 또는 텅스텐(W)과 같은 금속 물질 또는 도전성 금속 질화물로 형성될 수 있다. 일부 실시 예에서, 제1 콘택비아(213)와 전면 층간 절연막(221) 사이에는 보호 절연막(도시 생략)이 배치될 수 있다. 상기 보호 절연막은 산화물 또는 질화물로 이루어질 수 있다.
이미지 센서(10)의 분리 영역(IR) 중 일부분에는 반도체 기판(200)의 제2 면(201b)로부터 제1 면(201a)까지 반도체 기판(200)을 관통하여 연장되는 비아홀(225)을 형성될 수 있다. 일부 실시 예에서, 비아홀(225)은 반도체 기판(200)의 제2 면(201b)로부터 버퍼 영역(217)까지 연장될 수 있다. 일부 실시 예에서, 비아홀(225)은 제1 소자 분리막(202)을 관통하도록 형성될 수 있다.
비아홀(225)의 측면에는 측면 절연막(227)이 형성될 수 있다. 측면 절연막(227)은 산화물 또는 질화물로 이루어질 수 있다. 비아홀(225)은 제1 비아 플러그(229)로 채워질 수 있다. 제1 비아 플러그(229)는 측면 절연막(227)과 접촉하도록 비아홀(225)을 완전히 채울 수 있다. 따라서 제1 비아 플러그(229)는 반도체 기판(200)을 관통할 수 있다. 제1 비아 플러그(229)는 예를 들어, 구리(Cu), 알루미늄(Al), 티타늄(Ti), 질화 티타늄(TiN), 또는 텅스텐(W)과 같은 금속 물질 또는 도전성 금속 질화물로 형성될 수 있다.
일부 실시 예에서, 비아홀(225), 측면 절연막(227), 및 제1 비아 플러그(229) 중 일부는, 반도체 기판(200) 내에 형성되는 부분과, 배선 구조체(220) 내에 형성되는 부분을 별도로 형성할 수 있다.
측면 절연막(227)과 제1 비아 플러그(229)를 함께 관통 비아 구조체(227, 229)라 호칭할 수 있다.
반도체 기판(200)의 제2 면(201b) 상에는 반사 방지막(230)을 사이에 두고 컬러필터층(240)이 형성될 수 있다. 컬러필터층(240)은 마이크로 렌즈(286)를 통해서 입사된 빛을 통과시켜 제2 면(201b)을 통하여 필요한 파장의 빛만을 광전 변환 소자(204)로 입사시킬 수 있다.
일부 실시 예에서, 컬러필터층(240)은 제1 컬러필터층(242) 및 제2 컬러필터층(244)을 포함할 수 있다. 제1 단위 화소(UPX) 및 제2 단위 화소(UPX2) 각각은, 각각에 형성된 광전 변환 소자(204)에 대응되는 제1 컬러필터층(242) 및 제2 컬러필터층(244)을 가질 수 있다. 일부 실시 예에서, 제1 단위 화소(UPX1)가 가지는 제1 컬러필터층(242)은 적색(R) 컬러 필터이고, 제2 단위 화소(UPX2)가 가지는 제2 컬러필터층(244)은 청색(R) 컬러 필터일 수 있다. 이에 따라, 제1 단위 화소(UPX1)는 제1 컬러필터층(242)이 적색 파장의 빛을 통과시켜, 상기 적색 파장이 광전 변환 소자(204)에 도달되도록 할 수 있다. 또한, 제2 단위 화소(UPX2)는 제2 컬러필터층(244)이 청색 파장의 빛을 통과시켜, 상기 청색 파장이 광전 변환 소자(204)에 도달되도록 할 수 있다.
반도체 기판(200)의 제2 면(201b) 상에는 컬러필터층(240)을 덮는 제1 커버 절연층(234)이 형성될 수 있다. 제1 커버 절연층(234)은 예를 들면, 산화막, 질화막, 저유전막, 수지층, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시 예에서 제1 커버 절연층(234)은 다층 구조를 가질 수 있다. 일부 실시 예에서, 제1 커버 절연층(234)의 일부분이 컬러필터층(240)과 반사 방지막(230) 사이에 배치될 수 있다. 일부 실시 예에서, 컬러필터층(240)은 반사 방지막(230)과 접할 수 있다.
제1 커버 절연층(234) 내에는, 제1 커버 절연층(234)을 관통하여 제1 비아 플러그(229)와 전기적으로 연결되는 제2 비아 플러그(252)가 형성될 수 있다. 제2 비아 플러그(252)는 제1 커버 절연층(234)의 상면부터 하면까지 연장될 수 있다. 제2 비아 플러그(252)는 제1 커버 절연층(234)의 상면부터 하면까지 일체로 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 제2 비아 플러그(252)는 제1 커버 절연층(234)의 상면부터 하면까지 다층 구조로 형성될 수 있다. 제2 비아 플러그(252)는 예를 들어, 구리(Cu), 알루미늄(Al), 티타늄(Ti), 질화 티타늄(TiN), 또는 텅스텐(W)과 같은 금속 물질 또는 도전성 금속 질화물로 형성될 수 있다. 제2 비아 플러그(252)의 적어도 일부분은 투명 도전 물질로 이루어질 수 있다. 일부 실시 예에서, 제2 비아 플러그(252)는 금속 물질로 이루어지는 부분 및 상기 금속 물질로 이루어지는 부분 상에 배치되는 투명 도전 물질로 이루어지는 부분으로 구성될 수 있으며, 제2 비아 플러그(252)의 투명 도전 물질로 이루어지는 부분은 후술할 하부 투명 전극층(272)과 함께 일체를 이룰 수 있다. 이 경우, 제2 비아 플러그(252)는 하부 투명 전극층(272)으로부터 반도체 기판(200)의 제2 면(201b)까지 연장되어, 하부 투명 전극층(272)과 제1 비아 플러그(229) 사이를 전기적으로 연결하는 도전 물질의 부분을 지칭하는 것일 수 있다.
제1 커버 절연층(234) 상에는 하부 투명 전극층(272)이 형성된다. 하부 투명 전극층(272)은 복수의 광전 변화 소자(204) 각각에 대응하도록 이격된 복수개로 이루어질 수 있다. 하부 투명 전극층(266)은 예를 들면, ITO, IZO, ZnO, SnO2, ATO(antimony-doped tin oxide), AZO(Al-doped zinc oxide), GZO(gallium-doped zinc oxide), TiO2, 또는 FTO(fluorine-doped tin oxide)와 같은 투명 도전 물질로 이루어질 수 있다.
일부 실시 예에서, 하부 투명 전극층(272)은 다마신(damascene) 방법으로 형성될 수 있다. 예를 들면, 제1 커버 절연층(234)의 상측에 형성되며 서로 이격된 복수개의 리세스 공간을 채우며, 제1 커버 절연층(234)을 덮도록 하부 투명 전극물질을 형성한 후, 제1 커버 절연층(234)의 상면이 노출되도록 상기 하부 투명 전극물질의 일부분을 제거하여, 상기 복수개의 리세스 공간 각각을 채우는 서로 이격된 복수개로 이루어진 하부 투명 전극층(272)를 형성할 수 있다. 하부 투명 전극층(272)의 상면과 제1 커버 절연층(234)의 최상단은 동일한 레벨을 가질 수 있다. 즉, 하부 투명 전극층(272)의 상면과 제1 커버 절연층(234)의 상면은 동일 레벨의 평면을 이룰 수 있다.
일부 실시 예에서, 상기 복수개의 리세스 공간 각각으로부터 기판(200)을 향하도록 제1 커버 절연층(234)의 적어도 일부분을 관통하는 복수개의 홀을 형성한 후, 상기 복수개의 홀 및 상기 복수개의 리세스 공간을 채우며 제1 커버 절연층(234)을 덮는 상기 하부 투명 전극 물질을 형성한 후, 제1 커버 절연층(234)의 상면이 노출되도록 상기 하부 투명 전극물질의 일부분을 제거하는 듀얼 다마신(dual damascene) 방법을 수행할 수 있다. 이를 통하여, 하부 투명 전극층(272) 및 하부 투명 전극층(272)와 일체를 제2 비아 플러그(252)의 적어도 일부분을 형성할 수 있다. 이 경우, 전술한 바와 같이 제2 비아 플러그(252)의 적어도 일부분은 투명 도전 물질로 이루어질 수 있다. 제2 비아 플러그(252)가 금속 물질로 이루어지는 부분 및 상기 금속 물질로 이루어지는 부분 상에 배치되는 투명 도전 물질로 이루어지는 부분으로 구성되는 경우, 상기 리세스 공간 및 상기 홀을 형성하는 과정에서 상기 홀의 저면에는 제2 비아 플러그(252)의 금속 물질로 이루어지는 부분이 노출될 수 있다.
하부 투명 전극층(272)은 제1 비아 플러그(229)와 전기적으로 연결될 수 있다. 예를 들면, 제2 비아 플러그(252)는 하부 투명 전극층(272)과 제1 비아 플러그(229) 사이에 배치될 수 있며, 하부 투명 전극층(272)은 제2 비아 플러그(252)과 전기적으로 연결되고, 제2 비아 플러그(252)는 제1 비아 플러그(229)와 전기적으로 연결될 수 있다.
하부 투명 전극층(272) 상에는 유기 광전층(274)이 형성될 수 있다. 유기 광전층(274)은 복수의 하부 투명 전극층(272) 상에 일체로 형성될 수 있다. 유기 광전층(274)은 하부 투명 전극층(272)의 상면과 제1 커버 절연층(234)의 상면이 이루는 동일 레벨의 평면 상에 걸쳐서 형성될 수 있다. 일부 실시 예에서, 유기 광전층(274)은 특정 파장의 빛에서만 광전 변화를 일으키는 유기물질일 수 있다. 예를 들어, 유기 광전층(274)은 녹색 빛의 파장에서만 광전 변화를 일으킬 수 있다. 예를 들어, 유기 광전층(274)은 약 500㎚ 내지 600㎚에서 최대 흡수 파장(λmax)을 나타낼 수 있다.
유기 광전층(274)은 p형 반도체 물질과 n형 반도체 물질이 pn 접합(pn flat junction) 또는 벌크 이종접합(bulk heterojunction)을 형성하는 층으로 단일 층 또는 다수 층으로 구성될 수 있으며, 입사된 광을 받아 엑시톤(exciton)을 생성한 후 생성된 엑시톤을 정공과 전자로 분리하는 층이다. 상기 p형 반도체 물질과 n형 반도체 물질은 각각 녹색 파장 영역의 광을 흡수할 수 있으며, 각각 약 500nm 내지 600nm의 파장 영역에서 최대 흡수 피크를 나타낼 수 있다. 상기 p형 반도체 물질과 상기 n형 반도체 물질은 각각 예컨대 약 1.5 eV 내지 3.5 eV의 밴드갭(bandgap)을 가질 수 있고, 상기 범위 내에서 약 2.0 eV 내지 2.5 eV의밴드갭을 가질 수 있다. 상기 p형 반도체 물질과 상기 n형 반도체 물질이 상기 범위의 밴드갭을 가짐으로써 녹색 파장 영역의 광을 흡수할 수 있으며, 구체적으로 약 500nm 내지 600nm의 파장 영역에서 최대 흡수 피크를 나타낼 수 있다.
유기 광전층(274)는 단일 층일 수도 있고 복수 층일 수 있다. 유기 광전층(274)는 예컨대 진성층(intrinsic layer, I층), p형 층/I층, I층/n형 층, p형 층/I층/n형 층, p형 층/n형 층 등 다양한 조합일 수 있다. 진성층(I층)은 상기 p형 반도체 화합물과 상기 n형 반도체 화합물이 약 1:100 내지 약 100:1의 비율로 혼합되어 포함될 수 있다. 상기 범위 내에서 약 1:50 내지 50:1의 비율로 포함될 수 있으며, 상기 범위 내에서 약 1:10 내지 10:1의 비율로 포함될 수 있으며, 상기 범위 내에서 약 1: 1의 비율로 포함될 수 있다. p형 반도체와 n형 반도체가 상기 범위의 조성비를 가짐으로써 효과적인 엑시톤 생성 및 pn 접합 형성에 유리하다. p형 층은 상기 p형 반도체 화합물을 포함할 수 있고, n형 층은 상기 n형 반도체 화합물을 포함할 수 있다.
유기 광전층(274)은 예를 들면, 약 1㎚ 내지 500㎚의 두께를 가질 수 있다. 일부 실시 예에서, 유기 광전층(274)은 약 5㎚ 내지 300㎚의 두께를 가질 수 있다. 유기 광전층(274)은 빛을 효과적으로 흡수하고 정공과 전자를 효과적으로 분리 및 전달함으로써 광전 변환 효율을 효과적으로 개선할 수 있는 두께를 가질 수 있다.
유기 광전층(274) 상에는 상부 투명 전극층(276)이 형성된다. 상부 투명 전극층(276)은 예를 들면, ITO, IZO, ZnO, SnO2, ATO, AZO, GZO, TiO2, 또는 FTO로 이루어질 수 있다. 상부 투명 전극층(276)은 액티브 화소 영역(APR) 및 암 화소 영역(BPR)에 걸쳐서 일체를 이룰 수 있다. 즉, 상부 투명 전극층(276)은 복수의 광전 변화 소자(204)에 걸쳐서 일체를 이룰 수 있다. 일부 실시 예에서, 상부 투명 전극층(276)은 유기 광전층(274)의 상면 및 측면을 모두 덮도록 형성될 수 있다.
상부 투명 전극층(276)은 복수의 화소 영역(PR) 상에 일체를 이루며 연장되도록 형성될 수 있다. 따라서 반도체 기판(200) 상에는 하부 투명 전극층(272), 유기 광전층(274), 및 상부 투명 전극층(276)이 순차적으로 배치될 수 있다.
본 명세서에서는, 상기 단위 화소 영역 각각에 대응하도록 이격되어 복수개로 이루어지는 투명 전극층(예를 들면, 하부 투명 전극층(272))을 제1 투명 전극층이라 호칭할 수 있고, 복수의 상기 단위 화소 영역에 걸쳐서 일체를 이루는 투명 전극층(예를 들면, 상부 투명 전극층(274))을 제2 투명 전극층이라 호칭할 수 있다.
제1 비아 플러그(229)는 스토리지 노드 영역(206)과 전기적으로 연결될 수 있다. 따라서 스토리지 노드 영역(206)은 제1 비아 플러그(229)를 통하여 하부 투명 전극층(272)과 전기적으로 연결될 수 있다. 일부 실시 예에서, 제1 비아 플러그(229)는 버퍼층(217)과 전기적으로 연결되고, 버퍼층(217)은 콘택 비아(213)를 통하여 스토리지 노드 영역(206)과 전기적으로 연결될 수 있다.
따라서 유기 광전층(274)에서 흡수된 빛이 일으킨 광전 변화에 의하여 발생된 전하는 하부 투명 전극층(272), 제1 비아 플러그(229)를 통하여 스토리지 노드 영역(206)에 저장될 수 있다.
제1 비아 플러그(229)는 분리 영역(IR)에 배치되므로, 단위 화소(UPX) 내에 제1 비아 플러그(229)를 형성하기 위한 공간을 배치할 필요가 없다. 따라서 단위 화소(UPX)의 수평 면적이 확보되어, 이미지 센서(100)의 광전 변환 효율이 증가할 수 있다.
또한 제1 비아 플러그(229)의 측면은 측면 절연막(227)이 덮으므로, 제1 비아 플러그(229)를 분리 영역(IR)에 배치하는 경우에도, 인접한 단위 화소(UPX) 사이의 전기적 광학적 간섭(crosstalk)이 발생하지 않을 수 있다. 즉, 복수의 화소 영역(PR) 각각의 사이에 배치되는 분리 영역(IR)에 형성되는 제2 소자 분리막(210), 측면 절연막(227) 및 제1 비아 플러그(229)는 함께 인접한 단위 화소(UPX) 사이의 전기적 광학적 간섭을 방지하는 소자 분리 구조를 이룰 수 있다.
상부 투명 전극층(276) 상에는 제2 커버 절연층(282)이 형성될 수 있다. 제2 커버 절연층(282)은 투명한 절연 물질로 이루어질 수 있다. 제2 커버 절연층(282)은 예를 들면, 실리콘 산화막, 또는 금속 산화막으로 이루어질 수 있다.
일부 실시 예에서, 제2 커버 절연층(282) 상에는 제3 커버 절연층(284)이 형성될 수 있다. 제3 커버 절연층(284)은 투명한 절연 물질로 이루어질 수 있다. 제3 커버 절연층(284)은 예를 들면, 실리콘 산질화막으로 이루어질 수 있다. 일부 실시 예에서, 제3 커버 절연층(284)은 생략될 수 있다.
제3 커버 절연층(284) 상에는 컬러필터층(240)에 대응되는 마이크로 렌즈(286)를 형성한다. 일부 실시 예에서, 제3 커버 절연층(284)이 생략된 경우, 마이크로 렌즈(286)는 제2 커버 절연층(282) 상에 형성될 수 있다. 마이크로 렌즈(286)는 대응하는 컬러필터층(240)과 중첩되게 형성될 수 있다. 마이크로 렌즈(286)는 복수의 컬러필터층(240)에 대응되는 복수개가 형성될 수 있다. 마이크로 렌즈(286)는 광전 변환 소자(204) 이외의 영역으로 입사하는 빛의 경로를 변경시켜 광전 변환 소자(204)로 빛을 집광시킬 수 있다.
도 2a 내지 도 2d는 본 발명의 실시 예에 따른 이미지 센서를 제조하는 방법을 나타내는 수평 단면도들이고, 도 3a 및 도 3b는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 수평 단면도 및 그 일부분을 확대하여 나타내는 수직 단면도이다. 구체적으로 도 2a 내지 도 2d, 및 도 3a는 도 1a 및 도 1b의 A-A' 사이에서, 반도체 기판(200)의 제1 면(201a)과 평행한 방향으로 절단한 부분에 대응하는 수평 단면도이고, 도 3b는 도 1a 및 도 1b의 A-A' 및 도 3a의 B-B'를 따라서 절단한 부분을 확대하여 나타내는 수직 단면도로, 도 1a 및 도 1b의 구성 요소를 함께 참조할 수 있다.
도 2a를 참조하면, 반도체 기판(200)의 일부분을 제거하여 트렌치(205)를 형성한다. 트렌치(205)는 반도체 기판(200)의 제1 면(201a)과 제2 면(201b) 사이에서 수직 방향으로 연장될 수 있다. 트렌치(205)는 단위 화소(UPX)를 포위하도록 형성될 수 있다. 일부 실시 예에서 트렌치(205)는 단위 화소(UPX)의 가장자리를 완전히 포위하도록 단절되지 않도록 형성될 수 있다. 트렌치(205)는 복수의 화소 영역(PR) 각각의 사이에 배치되는 분리 영역(IR)에 형성될 수 있다. 일부 실시 예에서, 트렌치(205)는 반도체 기판(200)의 제1 면(201a)으로부터 제2 면(201b)까지 연장되도록 형성될 수 있다. 일부 실시 예에서, 트렌치(205)는 반도체 기판(200)의 제1 면(201a)으로부터 제2 면(201b)을 향하여 연장되되, 제2 면(201b)까지는 연장되지 않도록 형성될 수 있다. 일부 실시 예에서, 트렌치(205)는 반도체 기판(200)의 제2 면(201b)으로부터 제1 면(201a)을 향하여 연장되되, 제1 면(201a)까지는 연장되지 않도록 형성될 수 있다.
일부 실시 예에서, 제1 소자 분리막(202)은 트렌치(205)보다 먼저 형성될 수 있다.
도 2b를 참조하면, 트렌치(205)를 채우는 제2 소자 분리막(210)을 형성한다. 제2 소자 분리막(210)은 트렌치(205)를 채우고 반도체 기판(200)을 덮는 절연 물질층을 형성한 후, 트렌치(205) 내부 이외의 부분에 형성된 상기 절연 물질층의 일부분을 제거하여 형성할 수 있다.
일부 실시 예에서, 제2 소자 분리막(210)을 형성한 후, 단위 화소(UPX) 내의 구성 요소, 즉 광전 변환 소자(204) 및 스토리지 노드 영역(206), 그리고 배선 구조체(220)를 형성할 수 있다.
도 2c를 참조하면, 반도체 기판(200)의 제2 면(201b)로부터 제1 면(201a)까지 반도체 기판(200)을 관통하여 연장되는 비아홀(225)을 형성한다. 일부 실시 예에서, 비아홀(225)은 반도체 기판(200)의 제2 면(201b)로부터 배선 구조체(220) 내, 예를 들면 버퍼 영역(217)까지 연장될 수 있다.
비아홀(225)은 단위 화소(UPX)를 포위하는 제2 소자 분리막(210)의 부분을 절단하도록 제2 소자 분리막(210)의 일부분을 제거하여 형성할 수 있다. 일부 실시 예에서, 비아홀(225)은 제거된 제2 소자 분리막(210)의 일부분에 인접하는 반도체 기판(200)의 일부분도 함께 제거하여 형성할 수 있다.
도 2d를 참조하면, 비아홀(225) 내부의 측면을 덮는 측면 절연막(227)을 형성한다. 측면 절연막(227)은, 비아홀(225) 내부의 측면 및 저면, 그리고 반도체 기판(200)의 제2 면(201b) 상을 컨포멀(conformal)하게 덮는 절연 물질막을 형성한 후, 비아홀(225) 내부의 측면 이외의 부분에 형성된 상기 절연 물질막의 일부분을 제거하여 형성할 수 있다. 따라서, 측면 절연막(227)은 비아홀(225)의 저면을 덮지 않을 수 있다.
도 3a 및 도 3b를 함께 참조하면, 내부 측면을 측면 절연막(227)이 덮는 비아홀(225) 내부를 채우는 제1 비아 플러그(229)를 형성한다. 이후 도 1a 및 도 1b에서 설명한 컬러필터층(240), 하부 투명 전극층(272), 유기 광전층(274), 상부 투명 전극층(276), 및 마이크로 렌즈(286) 등을 형성하여 이미지 센서(100)를 형성할 수 있다.
이미지 센서(100)는 서로 이격되며 각각 단위 화소(UPX)가 배치되는 복수의 화소 영역(PR), 복수의 화소 영역(PR) 각각의 사이에 배치되는 분리 영역(IR)을 가지는 반도체 기판(200)을 포함한다.
제1 비아 플러그(229)는 분리 영역(IR)에서 제2 소자 분리막(210) 사이에 배치되며, 반도체 기판(200)을 관통할 수 있다. 측면 절연막(227)은 제1 비아 플러그(229)를 포위하도록 제1 비아 플러그(229)의 측면을 덮을 수 있다.
제1 비아 플러그(229)는 단위 화소(UPX)와 전기적으로 연결될 수 있다. 구체적으로 제1 비아 플러그(229)는 도 1a 및 도 1b에 보인 유기 광전층(274)에서 흡수된 빛이 일으킨 광전 변화에 의하여 발생된 전하를 단위 화소(UPX)가 가지는 스토리지 노드 영역(206)에 전달하도록, 하부 투명 전극층(272) 및 스토리지 노드 영역(206)을 전기적으로 연결할 수 있다.
제1 비아 플러그(229)와 제2 소자 분리막(210) 사이에는 비아홀(225)의 측면을 덮는 측면 절연막(227)이 배치될 수 있다. 인접하는 2개의 단위 화소(UPX) 사이 방향을 따라서, 제2 소자 분리막(210)의 폭보다 비아홀(225)의 폭은 더 큰 값을 가질 수 있다. 즉, 인접하는 2개의 단위 화소(UPX) 사이에서 측면 절연막(227) 및 제1 비아 플러그(229) 전체의 폭, 즉 관통 비아 구조체(227, 229)의 폭은 제2 소자 분리막(210)의 폭보다 큰 값을 가질 수 있다.
따라서, 단위 화소(UPX)는 제2 소자 분리막(210), 제1 비아 플러그(229), 및 측면 절연막(227)에 의하여 주위가 완전히 포위될 수 있다. 따라서 제2 소자 분리막(210), 제1 비아 플러그(229), 및 측면 절연막(227)에 의하여, 인접한 단위 화소(UPX) 사이의 전기적 광학적 간섭이 발생하지 않을 수 있다.
제1 비아 플러그(229)는 2개의 인접한 단위 화소(UPX) 사이에 배치되어, 2개의 인접한 단위 화소(UPX) 중 하나의 단위 화소(UPX)가 가지는 하부 투명 전극층(272)과 스토리지 노드 영역(206) 사이를 전기적으로 연결할 수 있다.
도 4a 내지 도 4c는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 수평 단면도들이다.
도 4a를 참조하면, 이미지 센서(100a)는 분리 영역(IR)에 배치되는 제2 소자 분리막(210), 측면 절연막(227a) 및 제1 비아 플러그(229a)를 포함한다. 측면 절연막(227a)은 비아홀(225a) 내부의 측면을 덮을 수 있으며, 제1 비아 플러그(229a)는 내부 측면을 측면 절연막(227a)이 덮는 비아홀(225a) 내부를 채울 수 있다. 인접하는 2개의 단위 화소(UPX) 사이에서, 비아홀(225a)의 폭은 제2 소자 분리막(210)의 폭과 동일하도록 형성할 수 있다. 즉, 인접하는 2개의 단위 화소(UPX) 사이에서 측면 절연막(227a) 및 제1 비아 플러그(229a) 전체의 폭은 제2 소자 분리막(210)의 폭과 동일할 수 있다.
도 4b를 참조하면, 이미지 센서(100b)는 분리 영역(IR)에 배치되는 제2 소자 분리막(210), 측면 절연막(227b) 및 제1 비아 플러그(229b)를 포함한다.
비아홀(225b) 및 제1 비아 플러그(229b)는 4개의 인접한 단위 화소(UPX) 사이에 배치되어, 제1 비아 플러그(229b)는 4개의 인접한 단위 화소(UPX) 중 하나의 단위 화소(UPX)가 가지는 하부 투명 전극층(272)과 스토리지 노드 영역(206) 사이를 전기적으로 연결할 수 있다.
즉, 도 3a에 보인 이미지 센서(100)는 제1 비아 플러그(229)가 단위 화소(UPX)의 측변에 위치하나, 도 4b에 보인 이미지 센서(100b)는 제1 비아 플러그(229b)가 단위 화소(UPX)의 모서리에 위치할 수 있다.
도 4c를 참조하면, 이미지 센서(100c)는 분리 영역(IR)에 배치되는 제2 소자 분리막(210), 측면 절연막(227c) 및 제1 비아 플러그(229c)를 포함한다.
제1 비아 플러그(229c)는 4개의 인접한 단위 화소(UPX) 사이에 배치될 수 있다. 비아홀(225c)의 폭은 제2 소자 분리막(210)의 폭과 동일하도록 형성할 수 있다. 즉, 측면 절연막(227c) 및 제1 비아 플러그(229c) 전체의 폭은 제2 소자 분리막(210)의 폭과 동일할 수 있다.
도 5는 본 발명의 실시 예에 따른 이미지 센서를 제조하는 방법을 나타내는 수평 단면도이고, 도 6a 및 도 6b는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 수평 단면도 및 그 일부분을 확대하여 나타내는 수직 단면도이다. 구체적으로 도 5는 도 2b 이후의 단계를 나타내는 수평 단면도로, 도 1a 및 도 1b의 구성 요소를 함께 참조할 수 있다. 또한 6b는 도 1a 및 도 1b의 A-A'에 대응하는 부분, 및 도 6a의 B1-B1'를 따라서 절단한 부분을 확대하여 나타내는 수직 단면도이다.
도 5를 참조하면, 반도체 기판(200)의 제2 면(201b)로부터 제1 면(201a)까지 반도체 기판(200)을 관통하여 연장되는 비아홀(225d)을 형성한다. 일부 실시 예에서, 비아홀(225d)은 반도체 기판(200)의 제2 면(201b)로부터 배선 구조체(220) 내, 예를 들면 버퍼 영역(217)까지 연장될 수 있다.
인접하는 2개의 단위 화소(UPX) 사이에서, 비아홀(225d)의 폭은 제2 소자 분리막(210)의 폭보다 작은 값을 가지도록 형성할 수 있다. 즉, 단위 화소(UPX)가 가지는 반도체 기판(200)의 부분과 비아홀(225d)의 사이에는 제2 소자 분리막(210)의 일부분이 잔류할 수 있다.
따라서, 도 2c에 보인 비아홀(225)의 내부 측면의 일부분에는 단위 화소(UPX)가 가지는 반도체 기판(200)의 부분이 노출되나, 도 5에 보인 비아홀(225d)의 내부 측면에는 제2 소자 분리막(210)만이 노출될 수 있다.
도 6a 및 도 6b를 참조하면, 비아홀(225d) 내부를 채우는 제1 비아 플러그(229d)를 형성하여 이미지 센서(100d)를 형성한다. 인접하는 2개의 단위 화소(UPX) 사이에서 제1 비아 플러그(229d)의 폭은 제2 소자 분리막(210)의 폭보다 작은 값을 가질 수 있다. 비아홀(225d)의 내부 측면을 따라서 위치하는 제2 소자 분리막(210)의 부분이 제1 비아 플러그(229d)와 반도체 기판(200) 사이를 절연시킬 수 있으므로, 도 3a에 보인 것과 같은 측면 절연막(227)은 별도로 형성하지 않을 수 있다. 따라서 제1 비아 플러그(229d)와 제2 소자 분리막(210)은 직접 접할 수 있다. 따라서 제1 비아 플러그(229d), 및 제1 비아 플러그(229d)를 포위하도록 제1 비아 플러그(229d)의 측면을 덮는 제2 소자 분리막(210)의 부분이 관통 비아 구조체의 기능을 할 수 있다.
도 7은 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 수평 단면도이다.
도 7을 참조하면, 이미지 센서(100e)는 비아홀(225e) 및 제1 비아 플러그(229e)는 4개의 인접한 단위 화소(UPX) 사이에 배치되어, 제1 비아 플러그(229e)는 4개의 인접한 단위 화소(UPX) 중 하나의 단위 화소(UPX)가 가지는 하부 투명 전극층(272)과 스토리지 노드 영역(206) 사이를 전기적으로 연결할 수 있다.
도 8a 및 도 8b는 본 발명의 실시 예에 따른 이미지 센서를 제조하는 방법을 나타내는 수평 단면도들이고, 도 9a 및 도 9b는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 수평 단면도 및 그 일부분을 확대하여 나타내는 수직 단면도이다. 구체적으로 도 8a는 도 2a 이후의 단계를 나타내는 수평 단면도이고, 도 9b는 도 1a 및 도 1b의 A-A'에 대응하는 부분, 및 도 9a의 B2-B2'를 따라서 절단한 부분을 확대하여 나타내는 수직 단면도로, 도 1a 및 도 1b의 구성 요소를 함께 참조할 수 있다.
도 8a를 참조하면, 트렌치(205)의 내부 측면을 덮는 커버 분리막(212)을 형성한다. 예를 들면, 커버 분리막(212)은 약 10 내지 25의 유전 상수를 가질 수 있다. 일부 실시예에서, 커버 분리막(212)은 하프늄 산화물(HfO), 하프늄 실리콘 산화물(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란탄늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리콘 산화물(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 또는 납 스칸듐 탄탈륨 산화물(PbScTaO) 중에서 선택되는 적어도 하나의 물질로 이루어질 수 있다.
일부 실시 예에서, 커버 분리막(212)은 트렌치(205)의 내부 측면과 저면을 함께 덮을 수 있다.
도 8b를 참조하면, 내부 측면을 커버 분리막(212)이 덮는 트렌치(205) 내부를 채우는 코어 분리막(214)을 형성하여, 커버 분리막(212) 및 코어 분리막(214)으로 이루어지는 제2 소자 분리막(210a)을 형성한다. 일부 실시 예에서, 코어 분리막(214)은 전도성 물질로 이루어질 수 있다. 코어 분리막(214)은 예를 들면, 폴리 실리콘과 같은 반도체 물질, Ti, Ta, Al, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, Pd, 중에서 선택되는 적어도 하나의 금속, 적어도 하나의 금속을 포함하는 금속 질화물, 탄소가 도핑된 금속 또는 탄소가 도핑된 금속 질화물과 같은 금속 화합물로 이루어질 수 있다.
도 9a 및 도 9b를 함께 참조하면, 도 2c, 도 2d, 및 도 3a에서 설명한 것과 유사한 방법으로, 비아홀(225), 비아홀(225) 내부의 측면을 덮는 측면 절연막(227), 및 내부 측면을 측면 절연막(227)이 덮는 비아홀(225) 내부를 채우는 제1 비아 플러그(229)를 형성하여, 이미지 소자(100f)를 형성한다.
제2 소자 분리막(210a)의 코어 분리막(214)과 제1 비아 플러그(229)와 사이에는 비아홀(225)의 측면을 덮는 측면 절연막(227)이 배치될 수 있다. 즉, 측면 절연막(227)은 코어 분리막(214)과 직접 접할 수 있다.
제2 소자 분리막(210a)은, 커버 분리막(212)이 인접한 단위 화소(UPX) 사이의 전기적 간섭을 발생하지 않도록 할 수 있고, 코어 분리막(214)이 광학적 간섭을 발생하지 않도록 할 수 있다. 또한 측면 절연막(227)은 커버 분리막(212)과 함께 인접한 단위 화소(UPX) 사이의 전기적 간섭을 발생하지 않도록 할 수 있고, 제1 비아 플러그(229)는 코어 분리막(214)과 함꼐 광학적 간섭을 발생하지 않도록 할 수 있다.
제1 비아 플러그(229)는 단위 화소(UPX)와 전기적으로 연결될 수 있다. 구체적으로 제1 비아 플러그(229)는 도 1a 및 도 1b에 보인 유기 광전층(274)에서 흡수된 빛이 일으킨 광전 변화에 의하여 발생된 전하를 단위 화소(UPX)가 가지는 스토리지 노드 영역(206)에 전달하도록, 하부 투명 전극층(272) 및 스토리지 노드 영역(206)을 전기적으로 연결할 수 있다. 반면에 코어 분리막(214)은 전도성을 가지는 경우에도 단위 화소(UPX)와 전기적으로 절연될 수 있다.
도 10a 내지 도 10d는 본 발명의 실시 예에 따른 이미지 센서를 제조하는 방법을 나타내는 수평 단면도들이고, 도 11은 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 수평 단면도로, 도 1a 및 도 1b의 구성 요소를 함께 참조할 수 있다.
도 10a를 참조하면, 반도체 기판(200)의 일부분을 제거하여 트렌치(205a)를 형성한다. 트렌치(205a)는 단위 화소(UPX)의 일부분을 포위하도록 형성될 수 있다. 분리 영역(IR)의 일부분에는 트렌치(205a)의 서로 마주보는 2개의 단부(205E)를 사이에 두고 반도체 기판(200)의 일부분(200G)이 배치될 수 있다. 분리 영역(IR)에서 트렌치(205a)의 서로 마주보는 2개의 단부(205E)의 간격, 즉 반도체 기판(200)의 일부분(200G)의 폭은 제1 폭(200GW)을 가질 수 있다.
도 10b를 참조하면, 트렌치(205a)를 채우는 제2 소자 분리막(210b)을 형성한다. 제2 소자 분리막(210b)은 도 2b에서 설명한 제2 소자 분리막(210)과 유사한 방법으로 형성할 수 있다.
도 10b 및 도 10c를 함께 참조하면, 도 2c에서 설명한 것과 유사한 방법으로, 비아홀(225)을 형성한다. 비아홀(225)을 형성하는 과정에서 분리 영역(IR)에서 트렌치(205a)의 서로 마주보는 단부(205E) 사이에 배치되는 반도체 기판(200)의 일부분(200G)은 제거될 수 있다. 따라서 비아홀(225)의 내부 측면의 일부분에는 제2 소자 분리막(210b)이 노출될 수 있다.
분리 영역(IR)에서 서로 마주보는 제2 소자 분리막(210b)의 2개의 단부(210E) 사이의 방향에서, 비아홀(225)의 폭은 제2 폭(225W)을 가질 수 있다. 일부 실시 예에서, 제2 폭(225W)은 제1 폭(200GW)과 같거나 큰 값을 가질 수 있다.
도 10d를 참조하면, 비아홀(225) 내부의 측면을 덮는 측면 절연막(227)을 형성한다.
도 11을 함께 참조하면, 내부 측면을 측면 절연막(227)이 덮는 비아홀(225) 내부를 채우는 제1 비아 플러그(229)를 형성하여 이미지 센서(100g)를 형성한다.
도 11에 보인 이미지 센서(100g)는, 도 3a 및 도 3b에 보인 이미지 센서(100)와 유사하게, 제1 비아 플러그(229)와 제2 소자 분리막(210b) 사이에는 비아홀(225)의 측면을 덮는 측면 절연막(227)이 배치될 수 있다.
도 12a 및 도 12b는 본 발명의 실시 예에 따른 이미지 센서를 제조하는 방법을 나타내는 수평 단면도들이고, 도 13a 및 도 13b는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 수평 단면도 및 그 일부분을 확대하여 나타내는 수직 단면도이다. 구체적으로 도 12a는 도 10b 이후의 단계를 나타내는 수평 단면도로, 도 1a 및 도 1b의 구성 요소를 함께 참조할 수 있다. 또한 13b는 도 1a 및 도 1b의 A-A'에 대응하는 부분, 및 도 13a의 B3-B3'를 따라서 절단한 부분을 확대하여 나타내는 수직 단면도이다.
또한 별도로 도시하지는 않았으나, 도 4a에 보인 것과 같이, 비아홀(225)의 폭을 제2 소자 분리막(210b)의 폭과 유사하게 형성하거나, 도 4b 및 도 4c에 보인 것과 같이 제1 비아 플러그(229)를 단위 화소(UPX)의 모서리에 위치하도록 형성할 수도 있다.
도 12a를 참조하면, 도 10c에서 설명한 것과 유사한 방법으로, 비아홀(225)을 형성한다. 비아홀(225)을 형성하는 과정에서 분리 영역(IR)에서 트렌치(205a)의 서로 마주보는 단부(205E) 사이에 배치되는 반도체 기판(200)의 일부분(200G)은 완전히 제거되지 않고 반도체층(200GR)으로 남을 수 있다. 반도체층(200GR)은 반도체 기판(200)의 일부분인 바, 반도체 기판(200)과 동일한 물질로 이루어질 수 있다. 일부 실시 예에서, 비아홀(225)의 내부 측면에는 제2 소자 분리막(210b)이 노출되지 않을 수 있다.
분리 영역(IR)에서 서로 마주보는 제2 소자 분리막(210b)의 2개의 단부(210E) 사이의 방향에서, 비아홀(225)의 폭인 제2 폭(225Wa)은, 제2 소자 분리막(210b)의 2개의 단부(210E) 사이의 폭인 제1 폭(200GW)보다 작은 값을 가질 수 있다.
일부 실시 예에서, 비아홀(225)을 중심으로 서로 마주보는 제2 소자 분리막(210b)의 2개의 단부(210E) 중 1개는 비아홀(225)의 내부 측면에 노출되고, 다른 1개는 비아홀(225)의 내부 측면에 노출되지 않을 수 있다. 이 경우, 잔류 반도체층(200GR)은, 비아홀(225)을 중심으로 서로 마주보는 제2 소자 분리막(210b)의 2개의 단부(210E) 중 1개와 비아홀(225) 사이에만 배치될 수 있다.
도 12b를 참조하면, 비아홀(225) 내부의 측면을 덮는 측면 절연막(227)을 형성한다.
도 13a 및 도 13b를 함께 참조하면, 내부 측면을 측면 절연막(227)이 덮는 비아홀(225) 내부를 채우는 제1 비아 플러그(229)를 형성하여 이미지 센서(100h)를 형성한다.
제1 비아 플러그(229)와 제2 소자 분리막(210b) 사이에는 비아홀(225)의 측면을 덮는 측면 절연막(227) 및 잔류 반도체층(200GR)이 배치될 수 있다.
일부 실시 예에서, 잔류 반도체층(200GR)은, 제1 비아 플러그(229)를 중심으로 서로 마주보는 제2 소자 분리막(210b)의 2개의 단부(210E) 중 1개와 비아홀(225) 사이에만 배치될 수 있다. 즉, 제1 비아 플러그(229)를 중심으로 서로 마주보는 제2 소자 분리막(210b)의 2개의 단부(210E) 중 1개와 제1 비아 플러그(229) 사이에는 측면 절연막(227) 및 잔류 반도체층(200GR)이 배치될 수 있고, 다른 1개와 제1 비아 플러그(229) 사이에는 측면 절연막(227)만이 배치될 수 있다.
또한 별도로 도시하지는 않았으나, 도 4a에 보인 것과 같이, 비아홀(225)의 폭을 제2 소자 분리막(210b)의 폭과 유사하게 형성하거나, 도 4b 및 도 4c에 보인 것과 같이 제1 비아 플러그(229)를 단위 화소(UPX)의 모서리에 위치하도록 형성할 수도 있다.
도 14a 내지 도 14c는 본 발명의 실시 예에 따른 이미지 센서를 제조하는 방법을 나타내는 수평 단면도들이고, 도 15a 및 도 15b는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 수평 단면도 및 그 일부분을 확대하여 나타내는 수직 단면도이다. 구체적으로 도 14a는 도 10a 이후의 단계를 나타내는 수평 단면도로, 도 1a 및 도 1b의 구성 요소를 함께 참조할 수 있다. 또한 15b는 도 1a 및 도 1b의 A-A'에 대응하는 부분, 및 도 15a의 B4-B4'를 따라서 절단한 부분을 확대하여 나타내는 수직 단면도이다.
도 14a를 참조하면, 트렌치(205a)의 내부 측면을 덮는 커버 분리막(212a)을 형성한다. 일부 실시 예에서, 커버 분리막(212a)은 트렌치(205a)의 내부 측면과 저면을 함께 덮을 수 있다.
도 14b를 참조하면, 내부 측면을 커버 분리막(212a)이 덮는 트렌치(205a) 내부를 채우는 코어 분리막(214a)을 형성하여, 커버 분리막(212a) 및 코어 분리막(214a)으로 이루어지는 제2 소자 분리막(210c)을 형성한다.
도 14b 및 도 14c를 함께 참조하면, 도 10c에서 설명한 것과 유사한 방법으로, 비아홀(225)을 형성한다. 비아홀(225)을 형성하는 과정에서 분리 영역(IR)에서 트렌치(205a)의 서로 마주보는 단부(205E) 사이에 배치되는 반도체 기판(200)의 일부분(200G)은 제거될 수 있다. 따라서 비아홀(225)의 내부 측면의 일부분에는 제2 소자 분리막(210c)의 커버 분리막(212a)이 노출될 수 있다.
분리 영역(IR)에서 서로 마주보는 제2 소자 분리막(210c)의 2개의 단부(210Ea) 사이의 방향에서, 비아홀(225)의 폭은 제2 폭(225W)을 가질 수 있다. 일부 실시 예에서, 제2 폭(225W)은 제1 폭(200GW)과 같거나 큰 값을 가질 수 있다.
도 15a 및 도 15b를 함께 참조하면, 비아홀(225) 내부의 측면을 덮는 측면 절연막(227), 및 내부 측면을 측면 절연막(227)이 덮는 비아홀(225) 내부를 채우는 제1 비아 플러그(229)를 형성하여 이미지 센서(100i)를 형성한다.
제1 비아 플러그(229)와 제2 소자 분리막(210c) 사이에 측면 절연막(227)이 배치될 수 있다. 제2 소자 분리막(210c)은 커버 분리막(212a) 및 코어 분리막(214a)으로 이루어지므로, 코어 분리막(214a)과 제1 비아 플러그(229) 사이에는 커버 분리막(212a) 및 측면 절연막(227)이 배치될 수 있다.
또한 별도로 도시하지는 않았으나, 도 4a에 보인 것과 같이, 비아홀(225)의 폭을 제2 소자 분리막(210c)의 폭과 유사하게 형성하거나, 도 4b 및 도 4c에 보인 것과 같이 제1 비아 플러그(229)를 단위 화소(UPX)의 모서리에 위치하도록 형성할 수도 있다.
도 16은 본 발명의 실시 예에 따른 이미지 센서를 제조하는 방법을 나타내는 수평 단면도이고, 도 17a 및 도 17b는 본 발명의 실시 예에 따른 이미지 센서의 요부를 나타내는 수평 단면도 및 그 일부분을 확대하여 나타내는 수직 단면도이다. 구체적으로 도 16은 도 14b 이후의 단계를 나타내는 수평 단면도로, 도 1a 및 도 1b의 구성 요소를 함께 참조할 수 있다. 또한 17b는 도 1a 및 도 1b의 A-A'에 대응하는 부분, 및 도 17a의 B5-B5'를 따라서 절단한 부분을 확대하여 나타내는 수직 단면도이다.
도 16을 참조하면, 도 12a에서 설명한 것과 유사한 방법으로, 비아홀(225)을 형성한다. 비아홀(225)을 형성하는 과정에서 분리 영역(IR)에서 트렌치(205a)의 서로 마주보는 단부(205Ea) 사이에 배치되는 반도체 기판(200)의 일부분(도 14b의 200G)은 완전히 제거되지 않고 잔류 반도체층(200GR)으로 남을 수 있다. 일부 실시 예에서, 비아홀(225)의 내부 측면에는 제2 소자 분리막(210c), 즉 커버 분리막(212a)이 노출되지 않을 수 있다.
분리 영역(IR)에서 서로 마주보는 제2 소자 분리막(210c)의 2개의 단부(210Ea) 사이의 방향에서, 비아홀(225)의 폭인 제2 폭(225Wa)은, 제2 소자 분리막(210c)의 2개의 단부(210Ea) 사이의 폭인 제1 폭(200GW)보다 작은 값을 가질 수 있다.
도 17a 및 도 17b를 함께 참조하면, 비아홀(225) 내부의 측면을 덮는 측면 절연막(227), 및 내부 측면을 측면 절연막(227)이 덮는 비아홀(225) 내부를 채우는 제1 비아 플러그(229)를 형성하여 이미지 센서(100j)를 형성한다.
제1 비아 플러그(229)와 제2 소자 분리막(210c) 사이에는 측면 절연막(227) 및 잔류 반도체층(200GR)이 배치될 수 있다. 제2 소자 분리막(210c)은 커버 분리막(212a) 및 코어 분리막(214a)으로 이루어지므로, 코어 분리막(214a)과 제1 비아 플러그(229) 사이에는 커버 분리막(212a), 잔류 반도체층(200GR) 및 측면 절연막(227)이 배치될 수 있다.
일부 실시 예에서, 잔류 반도체층(200GR)은, 제1 비아 플러그(229)를 중심으로 서로 마주보는 제2 소자 분리막(210c)의 2개의 단부(210Ea) 중 1개와 비아홀(225) 사이에만 배치될 수 있다. 즉, 제1 비아 플러그(229)를 중심으로 서로 마주보는 제2 소자 분리막(210c)의 2개의 단부(210Ea) 중 1개와 제1 비아 플러그(229) 사이에는 측면 절연막(227) 및 잔류 반도체층(200GR)이 배치될 수 있고, 다른 1개와 제1 비아 플러그(229) 사이에는 측면 절연막(227)만이 배치될 수 있다.
또한 별도로 도시하지는 않았으나, 도 4a에 보인 것과 같이, 비아홀(225)의 폭을 제2 소자 분리막(210c)의 폭과 유사하게 형성하거나, 도 4b 및 도 4c에 보인 것과 같이 제1 비아 플러그(229)를 단위 화소(UPX)의 모서리에 위치하도록 형성할 수도 있다.
도 18은 본 발명의 실시 예에 따른 이미지 센서를 제조하는 방법을 나타내는 수평 단면도이다.
도 18을 참조하면, 반도체 기판(200)의 일부분을 제거하여 트렌치(205b)를 형성한다. 트렌치(205b)는 단위 화소(UPX)의 일부분을 포위하도록 형성될 수 있다. 분리 영역(IR)의 일부분에는 트렌치(205b)의 서로 마주보는 2개의 단부(205Eb)를 사이에 두고 반도체 기판(200)의 일부분(200Ga)이 배치될 수 있다.
하나의 단위 화소(UPX)의 주위에는 서로 이격되는 4개의 트렌치(205b)가 배치될 수 있다. 4개의 트렌치(205b)는 각각 하나의 단위 화소(UPX)의 4변을 따라서 배치되도록 형성할 수 있다. 또한 4개의 트렌치(205b)의 단부(205Eb)들 사이, 즉 단위 화소(UPX)의 4개의 모서리에 인접하여 반도체 기판(200)의 일부분(200Ga)이 배치될 수 있다. 단위 화소(UPX)의 4개의 모서리에 인접하여 배치되는 반도체 기판(200)의 일부분(200Ga)에는 도 4b에 도시된 것 같이 비아홀(225b), 측벽 절연막(227b) 및 제1 비아 플러그(229b)를 형성하거나, 도 4c에 도시된 것과 같이 비아홀(225c), 측벽 절연막(227c) 및 제1 비아 플러그(229c)를 형성할 수 있다.
또한 4개의 트렌치(205b) 각각에는 도 4b 또는 도 4c에 보인 제2 소자 분리막(210)을 형성하거나, 도 9a 또는 도 15a에 보인 제2 소자 분리막(210a, 210c)과 유사한 제2 소자 분리막을 형성할 수 있다.
도 19는 본 발명의 실시 예에 따른 이미지 센서의 리드아웃 회로도이다.
도 19를 참조하면, OPD와 B_PD는 하나의 플로팅 디퓨전 영역(FD)을 공유한다. 또한, 다른 예에서, OPD와 R_PD는 하나의 플로팅 디퓨전 영역(FD)을 공유한다. 플로팅 디퓨전 영역(FD)은 플로팅 디퓨전 노드로 불릴수 있다. 픽셀 관점에서 보면, 녹색 픽셀과 적색 픽셀은 하나의 플로팅 디퓨전 영역(FD)을 공유한다. 또한 녹색 픽셀과 청색 픽셀은 하나의 플로팅 디퓨전 영역(FD)을 공유한다.
리드아웃 회로는 두 개의 전송 트랜지스터들(TG1과 TG2), 플로팅 디퓨전 영역(FD), 리셋 트랜지스터(RX)와, 드라이브 트랜지스터(DX), 및 선택 트랜지스터(SX)를 포함한다.
제1 전송 트랜지스터(TG1)는 제1 전송 제어 신호(TS1)에 응답하여 동작하고, 제2 전송 트랜지스터(TG2)는 제2 전송 제어 신호(TS2)에 응답하여 동작하고, 리셋 트랜지스터(RX)는 리셋 제어 신호(RS)에 응답하여 동작하고, 선택 트랜지스터(SX)는 선택 신호(SEL)에 응답하여 동작한다.
제1 전송 제어 신호(TS1)의 활성화 시간과 제2 전송 제어 신호(TS2)의 활성화 시간이 적절히 제어되면, B_PD 또는 R_PD에 의해 생성된 전기 전하들에 상응하는 신호와 OPD에 의해 생성된 전기 전하들에 상응하는 신호는 각 트랜지스터(DX, 및 SX)의 동작에 따라 컬럼 라인(COL)으로 전송될 수 있다.
여기서, OPD, B_PD, 또는 R_PD는 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토 다이오드(pinned photo diode(PPD)), 또는 이들의 조합으로 구현될 수 있다.
예를 들면, OPD는 도 1a 및 도 1b에서 보인 유기 광전층(274)에 의하여 구성될 수 있다. 예를 들면, B_PD 또는 R_PD는 도 1a 및 도 1b에서 보인 광전 변환 소자(204)에 의하여 구성될 수 있다. 예를 들면, B_PD는 도 1a 및 도 1b에서 보인 제1 컬러필터층(242)에 대응하는 광전 변환 소자(204)에 의하여 구성될 수 있다. 예를 들면, 예를 들면, R_PD는 도 1a 및 도 1b에서 보인 제2 컬러필터층(244)에 대응하는 광전 변환 소자(204)에 의하여 구성될 수 있다.
일부 실시 예에서, 플로팅 디퓨전 영역(FD), 리셋 트랜지스터(RX)와, 드라이브 트랜지스터(DX), 및 선택 트랜지스터(SX)는 O_PD 또는 R_PD에 의해 생성된 전기 전하들을 리드아웃하며 제1 전송 트랜지스터(TG1)를 포함하는 제1 리드아웃 회로와 OPD에 의해 생성된 전기 전하들을 리드아웃하며 제2 전송 트랜지스터(TG2)를 포함하는 제2 리드아웃 회로에 각각 별도로 포함될 수 있다.
이상, 본 발명을 바람직한 실시 예를 들어 상세하게 설명하였으나, 본 발명은 실시 예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100, 100a, 100b, 100c, 100d, 100e, 100f, 100g, 100h, 100i, 100j : 이미지 센서, 200 : 반도체 기판, 202 : 제1 소자 분리막, 204 : 광전 변환 소자, 210, 210a, 210b, 210c : 제2 소자 분리막, 227, 227a, 227b, 227c, 227d : 측면 절연막, 229, 229a, 229b, 229c, 229d, 229e : 제1 비아 플러그, 272 : 하부 투명 전극층, 274 : 유기 광전층, 276 : 상부 투명 전극층
Claims (10)
- 단위 화소가 각각 배치되며 서로 이격되는 복수의 화소 영역, 및 상기 복수의 화소 영역 각각의 사이에 배치되는 분리 영역을 가지는 반도체 기판;
상기 분리 영역에 배치되며 상기 반도체 기판의 서로 반대되는 제1 면과 제2 면 사이에서 연장되는 소자 분리막들;
상기 반도체 기판 상에 순차적으로 배치되는 제1 투명 전극층, 유기 광전층, 및 제2 투명 전극층;
상기 제1 투명 전극층과 전기적으로 연결되며, 상기 분리 영역에서 상기 소자 분리막들 사이에 배치되며 상기 반도체 기판을 관통하는 비아 플러그; 및
상기 비아 플러그를 포위하도록 상기 비아 플러그의 측면과 접하며, 상기 소자 분리막들과 상기 비아 플러그 사이에 배치되는 측면 절연막;을 포함하되,
상기 소자 분리막들 각각은, 금속, 또는 반도체 물질로 이루어지는 코어 분리막 및 상기 코어 분리막의 측벽과 접하며 절연 물질로 이루어지는 커버 분리막을 포함하고,
상기 측면 절연막은, 상기 비아 플러그와 상기 코어 분리막 사이에 배치되고,
상기 소자 분리막들 각각은 상기 단위 화소의 적어도 3면을 감싸는 이미지 센서. - 제1 항에 있어서,
상기 복수의 화소 영역 중 인접하는 2개의 단위 화소 사이에서, 상기 비아 플러그와 상기 측면 절연막으로 이루어지는 관통 비아 구조체의 폭은 상기 소자 분리막들의 폭과 같거나 큰 것을 특징으로 하는 이미지 센서. - 제1 항에 있어서,
상기 제1 투명 전극층은, 상기 단위 화소에 대응하여 서로 이격되며 상기 복수의 화소 영역에 각각 배치되는 복수개이고,
상기 제2 투명 전극층은, 상기 복수의 화소 영역에 걸쳐서 일체를 이루는 것을 특징으로 하는 이미지 센서. - 삭제
- 제1 항에 있어서,
상기 측면 절연막과 상기 코어 분리막 사이에 배치되며, 상기 반도체 기판과 동일한 물질로 이루어지는 반도체층을 더 포함하는 것을 특징으로 하는 이미지 센서. - 제1 항에 있어서,
상기 측면 절연막과 상기 소자 분리막 사이에 배치되며, 상기 반도체 기판과 동일한 물질로 이루어지는 반도체층을 더 포함하는 것을 특징으로 하는 이미지 센서. - 제1 항에 있어서,
상기 복수의 화소 영역 중 인접하는 2개의 단위 화소 사이에서, 상기 비아 플러그의 폭은 상기 소자 분리막들의 폭보다 작고,
상기 소자 분리막은, 상기 비아 플러그를 포위하도록 상기 비아 플러그의 측면을 덮는 것을 특징으로 하는 이미지 센서. - 단위 화소가 각각 배치되며 서로 이격되는 복수의 화소 영역, 및 상기 복수의 화소 영역 각각의 사이에 배치되는 분리 영역을 가지는 반도체 기판;
상기 분리 영역에 배치되며 상기 반도체 기판의 서로 반대되는 제1 면과 제2 면 사이에서 연장되는 소자 분리막들;
상기 반도체 기판 상에 배치되며, 상기 단위 화소에 대응하여 상기 복수의 화소 영역에 각각 배치되는 제1 투명 전극층, 상기 복수의 화소 영역에 걸쳐서 일체를 이루는 제2 투명 전극층, 및 상기 제1 투명 전극층과 상기 제2 투명 전극층 사이에 배치되는 유기 광전층;
상기 분리 영역에서, 상기 소자 분리막들 사이에 배치되며 상기 반도체 기판을 관통하여 상기 제1 투명 전극층과 상기 단위 화소를 전기적으로 연결하는 비아 플러그; 및
상기 비아 플러그를 포위하도록 상기 비아 플러그의 측면과 접하며, 상기 소자 분리막들과 상기 비아 플러그 사이에 배치되는 측면 절연막;을 포함하되,
상기 소자 분리막들 각각은, 전도성 물질로 이루어지는 코어 분리막 및 상기 코어 분리막의 측벽과 접하며 절연 물질로 이루어지는 커버 분리막을 포함하고,
상기 측면 절연막은, 상기 비아 플러그와 상기 코어 분리막 사이에 배치되고,
상기 상기 소자 분리막들 각각은 상기 단위 화소의 적어도 3면을 감싸는 이미지 센서. - 제8 항에 있어서,
상기 코어 분리막은 상기 단위 화소와 전기적으로 절연된 것을 특징으로 하는 이미지 센서. - 제8 항에 있어서,
상기 복수의 화소 영역 각각의 상기 반도체 기판 내에서 서로 이격되며 인접하도록 배치되는 광전 변환 소자, 및 스토리지 노드 영역을 더 포함하며,
상기 비아 플러그는 상기 유기 광전층에서 흡수된 빛이 일으킨 광전 변화에 의하여 발생된 전하를 상기 스토리지 노드 영역에 전달하도록, 상기 제1 투명 전극층과 상기 스토리지 노드 영역을 전기적으로 연결하는 것을 특징으로 하는 이미지 센서.
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