JPH0637089A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPH0637089A
JPH0637089A JP19238792A JP19238792A JPH0637089A JP H0637089 A JPH0637089 A JP H0637089A JP 19238792 A JP19238792 A JP 19238792A JP 19238792 A JP19238792 A JP 19238792A JP H0637089 A JPH0637089 A JP H0637089A
Authority
JP
Japan
Prior art keywords
layer
metal wiring
resist
insulating layer
wiring layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP19238792A
Other languages
English (en)
Inventor
Takashi Saida
隆 斉田
Haru Okawa
晴 大川
Sadaji Torihata
貞二 鳥畑
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujifilm Holdings Corp
Fujifilm Microdevices Co Ltd
Original Assignee
Fujifilm Microdevices Co Ltd
Fuji Photo Film Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujifilm Microdevices Co Ltd, Fuji Photo Film Co Ltd filed Critical Fujifilm Microdevices Co Ltd
Priority to JP19238792A priority Critical patent/JPH0637089A/ja
Publication of JPH0637089A publication Critical patent/JPH0637089A/ja
Withdrawn legal-status Critical Current

Links

Abstract

(57)【要約】 【目的】 2層以上の金属配線を有する半導体装置の製
造方法に関し、金属配線層の下地となる層間絶縁層の表
面をより完全に平坦化することのできる半導体装置の製
造方法を提供することを目的とする。 【構成】 半導体基板上に金属配線層を形成する工程
と、前記金属配線層上に絶縁層を形成する工程と、前記
絶縁層上にレジスト層を塗布する工程と、前記レジスト
層に光を照射して表面を平坦化する工程と、前記レジス
ト層と前記絶縁層の一部をエッチバックする工程とを含
む。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に2層以上の金属配線を有する半導体装置の
製造方法に関する。
【0002】
【従来の技術】半導体装置の集積度の向上と共に、多層
配線が採用されている。配線層の材料としては、抵抗の
低いアルミニウム等の金属が好ましいが、層間絶縁層の
形成に高温処理を必要とすると、金属の採用は難しい。
【0003】比較的低温で形成できる絶縁層として、T
EOS(テトラエトキシオルソシラン)を用いたシリコ
ン酸化物層が採用されるようになった。このような低温
で形成できる絶縁層を用いることにより、金属配線層を
2層以上形成することも可能となった。
【0004】たとえば、下層配線層としては、多結晶シ
リコンやシリサイドを用い、上層配線層としてアルミニ
ウムを用いて多層配線層を形成する。2層以上の金属配
線層を形成する場合、金属配線層は下地表面の凹凸を強
調してしまう。
【0005】したがって、1層目の金属配線層を形成し
た後、層間絶縁層を形成すると、1層目金属配線層の凹
凸が層間絶縁層にも伝わり、その表面は凹凸を有するも
のとなってしまう。
【0006】このような凹凸を有する層間絶縁層上に、
さらに金属配線層を形成すると、2層目以降の金属配線
層の断線等の事故が生じやすい。したがって、1層目金
属配線層を形成した後の層間絶縁層に対しては、平坦化
処理を行なうことが望ましい。
【0007】図2に従来の技術による多層金属配線層の
製造プロセスを示す。図2(A)に示すように、シリコ
ン(Si)基板1の表面部分に、半導体素子を形成す
る。図の構成においては、p型Si基板1の表面に、n
+ 型ソース/ドレイン領域2a、2bが形成されてい
る。
【0008】ソース/ドレイン領域2a、2bに挟まれ
たチャネル領域上にゲート絶縁膜をSiO2 等で形成
し、その上に多結晶シリコン等で形成されたゲート電極
3を形成する。
【0009】その後、PSG(ホスホシリケートガラ
ス)等の層間絶縁層5を形成する。なお、必要に応じて
多結晶シリコン配線層を2層以上形成してもよい。多結
晶シリコン層間の絶縁は、多結晶シリコン層表面の酸化
や、酸化シリコン層の堆積等によって行なう。
【0010】以下、層間絶縁層5の上に、2層の金属配
線層を形成する場合を説明する。まず、ソース/ドレイ
ン領域2a、2bを露出するように、層間絶縁層5に開
口6a、6bを形成する。開口6a、6bを形成した
後、層間絶縁層5上にアルミニウム等の金属配線層7を
形成する。
【0011】この金属配線層は、たとえば電子ビーム
(EB)蒸着やスパッタリング等の物理的堆積によって
行なう。このため、金属配線層7表面には、下地の層間
絶縁層5の凹凸をさらに強調したような凹凸が形成され
る。図示の構成においては、開口6a、6b上に凹凸8
a、8bが形成されている。金属配線層7をパターニン
グすると、パターン端部にも凹凸8cが形成される。
【0012】金属配線層7上に、TEOS(テトラエト
キシオルソシラン)のCVD(化学気相堆積)により、
低温酸化物層11を堆積する。低温酸化物層11表面に
は、下地の凹凸を反映した凹凸12が形成される。
【0013】低温酸化物層11表面の凹凸を平坦化する
ため、低温酸化物層11表面にノボラック系のレジスト
層13をスピン塗布する。スピン塗布によってレジスト
層13の表面はかなり平坦化させるが、下地の凹凸12
部分においては、若干の凹凸が残る。
【0014】次に、図2(B)に示すように、レジスト
層13と低温酸化物層11をCF4、CHF3 等のフレ
オン系ガスと酸素ガスを混合したエッチングガス等を用
い、プラズマを用いたドライエッチングによりエッチバ
ックする。このエッチバック工程は、レジスト層13お
よび低温酸化物層11をほぼ均等にエッチングすること
ができる。
【0015】所定厚さの低温酸化物層11pを残してエ
ッチバックを停止した状態が図2(B)である。下地表
面と比較すると、大幅に平滑化された表面が得られてい
る。しかしながら、レジスト層13表面に存在した凹凸
14が若干低温酸化物層11pにも残されている。
【0016】図2(C)に示すように、平坦化した表面
を有する低温酸化物層11b表面に、2層目の金属配線
層15をアルミニウム等によって形成する。低温酸化物
層11pの表面に、凹凸14が存在するため、2層目の
金属配線層15表面には強調された凹凸16が形成され
る。このような金属配線層の凹凸は、金属配線層の断線
の原因となるため、できるだけ防止することが望まれ
る。
【0017】
【発明が解決しようとする課題】以上説明したように、
従来の技術による層間絶縁層表面の平坦化によれば、下
地表面の凹凸はかなり緩和されるが、完全に平坦化する
ことは極めて難しい。このため、2層目以降の金属配線
層の断線等の事故の危険性が残る。
【0018】本発明の目的は、金属配線層の下地となる
層間絶縁層の表面をより完全に平坦化することのできる
半導体装置の製造方法を提供することである。
【0019】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に金属配線層を形成する工程
と、前記金属配線層上に絶縁層を形成する工程と、前記
絶縁層上にレジスト層を塗布する工程と、前記レジスト
層に光を照射して表面を平坦化する工程と、前記レジス
ト層と前記絶縁層の一部をエッチバックする工程とを含
む。
【0020】
【作用】絶縁層上にレジスト層を塗布した後、レジスト
層に光を照射することにより、レジスト層表面はより平
坦化される。このように、レジスト層表面を平坦化した
後、エッチバックを行なうことにより、より完全に平坦
化された表面を有する層間絶縁層が得られる。
【0021】
【実施例】図1に、本発明の実施例による半導体装置の
製造方法の主要工程を示す。p型シリコンで形成された
Si基板1表面部分に、n+ 型ソース/ドレイン領域2
a、2b等を形成することにより、半導体素子構造を形
成する。ソース/ドレイン領域2a、2b間のチャネル
領域上に、ゲート絶縁膜を介して多結晶シリコン等のゲ
ート電極3を形成する。
【0022】また、必要に応じてゲート電極3上に熱酸
化、シリコン酸化物堆積等により絶縁層を形成し、多層
多結晶シリコン配線層を形成する。なお、多結晶シリコ
ンに代えてシリサイド等を用いることもできる。
【0023】ゲート電極3を覆って、PSG(ホスホシ
リケートガラス)等の層間絶縁層5を形成する。層間絶
縁層5にホトリソグラフィにより開口6a、6bを形成
し、ソース/ドレイン領域2a、2bの表面を露出す
る。
【0024】層間絶縁層5の上に、アルミニウム等の金
属配線層7をスパッタリング、EB蒸着等によって形成
する。金属配線層7表面には、下地表面の凹凸を反映し
た凹凸8a、8bが形成される。また、金属配線層7を
パターニングすることにより、金属配線層端部にも凹凸
8cが形成される。
【0025】金属配線層7を覆って、TEOS、PSG
等のCVDにより、低温酸化物層11を形成する。低温
酸化物層11は、比較的低温で形成されるため、下地で
ある金属配線層7の性能を維持することができる。
【0026】低温酸化物層11表面には、下地の凹凸8
a、8b、8cを反映した凹凸12a、12b、12c
が形成される。低温酸化物層11表面に、ノボラック系
ポジレジストのレジスト層13をスピン塗布する。レジ
スト層13表面にも下地の凹凸を反映した凹凸14a、
14b、14cが若干形成される。
【0027】次に、図1(B)に示すように、レジスト
層13表面からレジストの感光波長よりも長波長の高強
度の光20を照射する。たとえば、ハロゲンランプ等の
強度の高い光を集光して照射する。さらに、Si基板を
加熱し、100〜120℃程度でレジスト層のベーキン
グを行なう。光照射とベーキングにより、レジスト層1
3aの表面は、より平滑化される。
【0028】このようにして、レジスト層13aの表面
を平滑化した後、CF4 、CHF3等のフレオン系ガス
と酸素ガスの混合ガスをエッチングガスとして用い、プ
ラズマエッチングにより、レジスト層13aおよび低温
酸化物層11の一部をエッチバックする。
【0029】レジスト層13aの表面が平滑化されてい
るため、エッチバックされた表面はほぼ平坦な形状とな
り、所望厚さの低温酸化物層11aを残してエッチバッ
クを停止すると、低温酸化物層11aの表面はほぼ完全
に平坦になる。
【0030】図1(C)に示すように、平坦な表面を有
する低温酸化物層11a上に、2層目の金属配線層15
をアルミニウム等のスパッタリング、EB蒸着等によっ
て形成すると、その表面は平坦になる。
【0031】その後、金属配線層15を所望形状にパタ
ーニングする。下地表面が平坦化されているため、2層
目金属配線層15の表面も平坦となり、その後の使用に
おいても断線等は生じにくい。
【0032】このように、金属配線層の下地絶縁層の表
面を平坦化することにより、金属配線層の断線等の事故
が低減でき、半導体装置の信頼性を向上することができ
る。以上実施例に沿って本発明を説明したが、本発明は
これらに制限されるものではない。たとえば、金属配線
層としてアルミニウム以外の金属を用いることもでき
る。
【0033】また、2層以上の金属配線層を有する半導
体装置であれば、上述の実施例の構造に限らず、種々の
構造を有する半導体装置に同様の金属配線層を形成する
ことができる。その他、種々の変更、改良、組み合わせ
等が可能なことは当業者に自明であろう。
【0034】
【発明の効果】以上説明したように、本発明によれば、
凹凸を有する絶縁層の表面をより完全に平坦化すること
ができるため、その上に形成する金属配線層の信頼性を
向上することができる。
【図面の簡単な説明】
【図1】本発明の実施例による半導体装置の製造方法を
説明するための断面図である。
【図2】従来の技術による半導体装置の製造方法を説明
するための断面図である。
【符号の説明】
1 Si基板 2 ソース/ドレイン領域 3 ゲート電極 5 層間絶縁層 6 開口 7 (1層目)金属配線層 8、12、14 凹凸 11 低温酸化物層 13 レジスト層 15 (2層目)金属配線層 20 光
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鳥畑 貞二 宮城県黒川郡大和町松坂平1丁目6番地 富士フイルムマイクロデバイス株式会社内

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板(1)上に金属配線層(7)
    を形成する工程と、 前記金属配線層(7)上に絶縁層(11)を形成する工
    程と、 前記絶縁層(11)上にレジスト層(13)を塗布する
    工程と、 前記レジスト層(13)に光を照射して表面を平坦化す
    る工程と、 前記レジスト層(13)と前記絶縁層(11)の一部を
    エッチバックする工程とを含む半導体装置の製造方法。
  2. 【請求項2】 前記レジスト層がノボラック系のポジレ
    ジストで形成される請求項1記載の半導体装置の製造方
    法。
  3. 【請求項3】 前記光を照射して表面を平坦化する工程
    の後に前記レジスト層(13)をベーキングする工程を
    さらに含む請求項1ないし2記載の半導体装置の製造方
    法。
JP19238792A 1992-07-20 1992-07-20 半導体装置の製造方法 Withdrawn JPH0637089A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP19238792A JPH0637089A (ja) 1992-07-20 1992-07-20 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP19238792A JPH0637089A (ja) 1992-07-20 1992-07-20 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPH0637089A true JPH0637089A (ja) 1994-02-10

Family

ID=16290456

Family Applications (1)

Application Number Title Priority Date Filing Date
JP19238792A Withdrawn JPH0637089A (ja) 1992-07-20 1992-07-20 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPH0637089A (ja)

Similar Documents

Publication Publication Date Title
KR100333382B1 (ko) 반도체 장치의 다층금속배선 형성방법
US5366850A (en) Submicron planarization process with passivation on metal line
US5169801A (en) Method for fabricating a semiconductor device
KR100195246B1 (ko) Sog를 이용한 반도체장치에서의 콘택홀 제조방법
JPH063804B2 (ja) 半導体装置製造方法
JPH0637090A (ja) 半導体装置の製造方法
US5804514A (en) Method of planarizing a film of a semiconductor device
JPH0637089A (ja) 半導体装置の製造方法
JPS60217644A (ja) 半導体装置の製造方法
JPH10214892A (ja) 半導体装置の製造方法
JP2003045970A (ja) 半導体装置及びその製造方法
JPH0226053A (ja) 半導体装置の製造方法
JP3350156B2 (ja) 半導体装置の製造方法
JP3070564B2 (ja) 半導体装置の製造方法
JPH06244180A (ja) 半導体装置およびその製造方法
JPS5932153A (ja) 半導体装置の製造方法
JPH04165651A (ja) 半導体装置の製造方法
JPH0897285A (ja) 配線層間膜の形成方法
KR100365745B1 (ko) 반도체장치의콘택홀형성방법
JPH0476920A (ja) 半導体装置の製造方法
JPH06124914A (ja) 半導体装置の製造方法
JPH03167840A (ja) 半導体素子の製造方法
JP2002050688A (ja) 半導体装置およびその製造方法
JPH08186168A (ja) 半導体装置の製造方法
JPH05347303A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A300 Withdrawal of application because of no request for examination

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 19991005