JPH06337837A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH06337837A JPH06337837A JP12916093A JP12916093A JPH06337837A JP H06337837 A JPH06337837 A JP H06337837A JP 12916093 A JP12916093 A JP 12916093A JP 12916093 A JP12916093 A JP 12916093A JP H06337837 A JPH06337837 A JP H06337837A
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- JP
- Japan
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- control unit
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- data transfer
- main memory
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Abstract
(57)【要約】
【目的】 主メモリアクセストラヒックの軽減、システ
ムスループットの向上を可能にするデータ処理装置を提
供する。 【構成】 データ転送ルート制御部３は、ＣＰＵ１から
制御線６を経由で送られてくる入出力動作制御情報を保
持する制御情報保持部３１、該入出力動作制御情報にも
とづき切替ＳＷ３３の切替動作を制御するルート切替制
御部３２、ＣＰＵ１や主メモリ２や周辺制御部４、５の
間のデータ転送ルートを切替える切替ＳＷ３３からな
る。このデータ転送ルート制御部３の切替ＳＷ３３を介
して、ＣＰＵ１と主メモリ２間のデータ転送中に、同時
に周辺装置７、８間のデータ転送が周辺制御部Ａ４と周
辺制御部Ｂ５の制御下で実行可能である。
ムスループットの向上を可能にするデータ処理装置を提
供する。 【構成】 データ転送ルート制御部３は、ＣＰＵ１から
制御線６を経由で送られてくる入出力動作制御情報を保
持する制御情報保持部３１、該入出力動作制御情報にも
とづき切替ＳＷ３３の切替動作を制御するルート切替制
御部３２、ＣＰＵ１や主メモリ２や周辺制御部４、５の
間のデータ転送ルートを切替える切替ＳＷ３３からな
る。このデータ転送ルート制御部３の切替ＳＷ３３を介
して、ＣＰＵ１と主メモリ２間のデータ転送中に、同時
に周辺装置７、８間のデータ転送が周辺制御部Ａ４と周
辺制御部Ｂ５の制御下で実行可能である。
Description
【０００１】
【産業上の利用分野】本発明は中央処理装置（ＣＰＵ）
と主メモリと周辺装置を制御する複数の周辺制御部から
なるデータ処理装置に関し、詳しくは、中央処理装置
（ＣＰＵ）、主メモリ、周辺制御部間のデータ転送制御
に関するものである。
と主メモリと周辺装置を制御する複数の周辺制御部から
なるデータ処理装置に関し、詳しくは、中央処理装置
（ＣＰＵ）、主メモリ、周辺制御部間のデータ転送制御
に関するものである。
【０００２】
【従来の技術】従来、データ処理装置において、周辺装
置とのデータの入出力は主メモリを経由して行われてい
た。すなわち、周辺装置から読み出したデータは主メモ
リに格納され、周辺装置に書き出すデータは予め主メモ
リに格納されていた。この周辺装置と主メモリ間のデー
タ転送動作中は、ＣＰＵの主メモリアクセスは待たされ
るため、周辺装置とのデータ入出力のトラヒックが高く
なると、ＣＰＵの稼働率が低下し、システムスループッ
トの低下を招くことになる。
置とのデータの入出力は主メモリを経由して行われてい
た。すなわち、周辺装置から読み出したデータは主メモ
リに格納され、周辺装置に書き出すデータは予め主メモ
リに格納されていた。この周辺装置と主メモリ間のデー
タ転送動作中は、ＣＰＵの主メモリアクセスは待たされ
るため、周辺装置とのデータ入出力のトラヒックが高く
なると、ＣＰＵの稼働率が低下し、システムスループッ
トの低下を招くことになる。
【０００３】
【発明が解決しようとする課題】周辺装置のデータをＣ
ＰＵ上のプログラムが参照・変更する場合あるいはＣＰ
Ｕ上のプログラムが生成・変更したデータを周辺装置に
格納する場合には、周辺装置と主メモリ間のデータ転送
は当然必要になるが、ある周辺装置から入力したデータ
を何ら加工せずそのまま他の周辺装置に出力したい場合
は主メモリを経由する必然性はない。例えばイメージリ
ーダからデータを入力し、それをディスクに格納するケ
ースあるいはディスク上のイメージデータをそのままフ
ァクシミリに出力するケース等では、主メモリを経由す
る必然性がなく、主メモリを経由するのはシステムのオ
ーバヘッドになる。特にイメージデータ等の大量のデー
タを扱う場合、システムスループットの低下は大とな
る。
ＰＵ上のプログラムが参照・変更する場合あるいはＣＰ
Ｕ上のプログラムが生成・変更したデータを周辺装置に
格納する場合には、周辺装置と主メモリ間のデータ転送
は当然必要になるが、ある周辺装置から入力したデータ
を何ら加工せずそのまま他の周辺装置に出力したい場合
は主メモリを経由する必然性はない。例えばイメージリ
ーダからデータを入力し、それをディスクに格納するケ
ースあるいはディスク上のイメージデータをそのままフ
ァクシミリに出力するケース等では、主メモリを経由す
る必然性がなく、主メモリを経由するのはシステムのオ
ーバヘッドになる。特にイメージデータ等の大量のデー
タを扱う場合、システムスループットの低下は大とな
る。
【０００４】本発明は、主メモリアクセストラヒックの
軽減、システムスループットの向上を可能にするデータ
処理装置を提供することを目的とする。
軽減、システムスループットの向上を可能にするデータ
処理装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、中央処理装置と主メモリと周辺装置を制
御する複数の周辺制御部とからなるデータ処理装置にお
いて、中央処理装置と主メモリ間、周辺制御部と主メモ
リ間、及び複数の周辺制御部間で各々データ転送を行う
手段と、中央処理装置からの指示にもとづき、これらの
データ転送ルートを選択・設定する手段を設けて、中央
処理装置と主メモリ間のデータ転送中に同時に複数の周
辺制御部間のデータ転送を実行可能とするようにしたこ
とである。
に、本発明は、中央処理装置と主メモリと周辺装置を制
御する複数の周辺制御部とからなるデータ処理装置にお
いて、中央処理装置と主メモリ間、周辺制御部と主メモ
リ間、及び複数の周辺制御部間で各々データ転送を行う
手段と、中央処理装置からの指示にもとづき、これらの
データ転送ルートを選択・設定する手段を設けて、中央
処理装置と主メモリ間のデータ転送中に同時に複数の周
辺制御部間のデータ転送を実行可能とするようにしたこ
とである。
【０００６】
【作用】本発明では、中央処理装置（ＣＰＵ）、主メモ
リ、複数の周辺制御部間のデータ転送ルートをＣＰＵか
らの指定にもとづき各々選択・設定することにより、主
メモリを経由せずに複数の周辺制御部間で直接データ転
送を行い、同時にＣＰＵと主メモリ間のデータ転送が実
行可能になり、主メモリアクセストラヒックの軽減、シ
ステムスループットの向上を図ることができる。また、
データ転送ルートの切替により、周辺制御部と主メモリ
のデータ転送も可能であり、周辺装置のデータをＣＰＵ
で参照・変更するケース、ＣＰＵが生成・変更したデー
タを周辺装置に出力するケースにも対処できる。
リ、複数の周辺制御部間のデータ転送ルートをＣＰＵか
らの指定にもとづき各々選択・設定することにより、主
メモリを経由せずに複数の周辺制御部間で直接データ転
送を行い、同時にＣＰＵと主メモリ間のデータ転送が実
行可能になり、主メモリアクセストラヒックの軽減、シ
ステムスループットの向上を図ることができる。また、
データ転送ルートの切替により、周辺制御部と主メモリ
のデータ転送も可能であり、周辺装置のデータをＣＰＵ
で参照・変更するケース、ＣＰＵが生成・変更したデー
タを周辺装置に出力するケースにも対処できる。
【０００７】
【実施例】以下、図面により本発明の一実施例を説明す
る。
る。
【０００８】図１は、本発明の一実施例のデータ処理装
置の構成図を示す。図において、ＣＰＵ１と主メモリ２
はデータ転送ルート制御部３に接続され、同時に周辺制
御部Ａ４と周辺制御部Ｂ５もデータ転送ルート制御部３
に接続される。周辺制御部Ａ４の下には複数台の周辺装
置７が接続され、同様に周辺制御部Ｂ５の下にも複数台
の周辺装置８が接続されている。
置の構成図を示す。図において、ＣＰＵ１と主メモリ２
はデータ転送ルート制御部３に接続され、同時に周辺制
御部Ａ４と周辺制御部Ｂ５もデータ転送ルート制御部３
に接続される。周辺制御部Ａ４の下には複数台の周辺装
置７が接続され、同様に周辺制御部Ｂ５の下にも複数台
の周辺装置８が接続されている。
【０００９】データ転送ルート制御部３は、制御線６を
経由してＣＰＵ１から送られてくる制御情報にもとづ
き、ＣＰＵ１、主メモリ２、周辺制御部Ａ４、周辺制御
部Ｂ５の間のデータ転送ルートの選択・設定を行うもの
で、制御情報保持部３１、ルート切替制御部３２、切替
スイッチ（ＳＷ）３３により構成されている。制御情報
保持部３１は、制御線６を経由してＣＰＵ１から送られ
てくる入出力動作に関する制御情報を保持する。ルート
切替制御部３２は、制御情報保持部３１の制御情報にも
とづき切替ＳＷ３３の切替動作を制御する。切替ＳＷ３
３はＣＰＵ１、主メモリ２、周辺制御部Ａ４、周辺制御
部Ｂ５の間のデータ転送ルートを切替えるためのスイッ
チである。
経由してＣＰＵ１から送られてくる制御情報にもとづ
き、ＣＰＵ１、主メモリ２、周辺制御部Ａ４、周辺制御
部Ｂ５の間のデータ転送ルートの選択・設定を行うもの
で、制御情報保持部３１、ルート切替制御部３２、切替
スイッチ（ＳＷ）３３により構成されている。制御情報
保持部３１は、制御線６を経由してＣＰＵ１から送られ
てくる入出力動作に関する制御情報を保持する。ルート
切替制御部３２は、制御情報保持部３１の制御情報にも
とづき切替ＳＷ３３の切替動作を制御する。切替ＳＷ３
３はＣＰＵ１、主メモリ２、周辺制御部Ａ４、周辺制御
部Ｂ５の間のデータ転送ルートを切替えるためのスイッ
チである。
【００１０】周辺制御部Ａ４は周辺装置７とのデータ転
送制御を行うもので、データ転送制御部Ａ４１、データ
バッファＡ４２により構成されている。データ転送制御
部Ａ４１は、制御線６を経由してＣＰＵ１から送られて
くる周辺装置７とのデータ転送等に関する制御情報を実
行する。データバッファＡ４２は、周辺装置７に書き込
むデータまたは周辺装置７から読み出すデータを一時的
に貯える。
送制御を行うもので、データ転送制御部Ａ４１、データ
バッファＡ４２により構成されている。データ転送制御
部Ａ４１は、制御線６を経由してＣＰＵ１から送られて
くる周辺装置７とのデータ転送等に関する制御情報を実
行する。データバッファＡ４２は、周辺装置７に書き込
むデータまたは周辺装置７から読み出すデータを一時的
に貯える。
【００１１】周辺制御部Ｂ５は周辺装置８とのデータ転
送制御を行うもので、データ転送制御部Ｂ５１、データ
バッファＢ５２により構成されている。データ転送制御
部Ｂ５１は、制御線６を経由してＣＰＵ１から送られて
くる周辺装置８とのデータ転送等に関する制御情報を実
行する。データバッファＢ５２は、周辺装置８に書き込
むデータまたは周辺装置８から読み出すデータを一時的
に貯える。
送制御を行うもので、データ転送制御部Ｂ５１、データ
バッファＢ５２により構成されている。データ転送制御
部Ｂ５１は、制御線６を経由してＣＰＵ１から送られて
くる周辺装置８とのデータ転送等に関する制御情報を実
行する。データバッファＢ５２は、周辺装置８に書き込
むデータまたは周辺装置８から読み出すデータを一時的
に貯える。
【００１２】図２はデータ転送ルート制御部３内の切替
ＳＷ３３の切替動作を説明したものであり、切替ＳＷ３
３は、状態（イ）、（ロ）、（ハ）の３つの状態を採り
得ることを示している。ここで、状態（イ）では、ＣＰ
Ｕ１と主メモリ２が接続され、同時に周辺制御部Ａ４と
周辺制御部Ｂ５が接続される。状態（ロ）では、周辺制
御部Ａ４と主メモリ２が接続される。状態（ハ）では、
周辺制御部Ｂ５と主メモリ２が接続される。
ＳＷ３３の切替動作を説明したものであり、切替ＳＷ３
３は、状態（イ）、（ロ）、（ハ）の３つの状態を採り
得ることを示している。ここで、状態（イ）では、ＣＰ
Ｕ１と主メモリ２が接続され、同時に周辺制御部Ａ４と
周辺制御部Ｂ５が接続される。状態（ロ）では、周辺制
御部Ａ４と主メモリ２が接続される。状態（ハ）では、
周辺制御部Ｂ５と主メモリ２が接続される。
【００１３】図３は、データ転送動作の種別と、これに
対応するデータの転送元（ソース）、転送先（シン
ク）、切替ＳＷ３３の状態を示す。データ転送動作の種
別は、全部でＮo.１〜８の８種類あり、Ｎo.１、２がＣ
ＰＵ１と主メモリ２間の動作、Ｎo.３、４が周辺制御部
Ａ４と主メモリ２間の動作、Ｎo.５、６が周辺制御部Ｂ
５と主メモリ２間の動作、Ｎo.７、８が周辺制御部Ａ４
と周辺制御部Ｂ５間の動作である。Ｎo.１、２、７、８
では、切替ＳＷ３３は状態（イ）に設定され、Ｎo.３、
４では、切替ＳＷ３３は状態（ロ）に設定され、Ｎo.
５、６では、切替ＳＷ３３は状態（ハ）に設定される。
対応するデータの転送元（ソース）、転送先（シン
ク）、切替ＳＷ３３の状態を示す。データ転送動作の種
別は、全部でＮo.１〜８の８種類あり、Ｎo.１、２がＣ
ＰＵ１と主メモリ２間の動作、Ｎo.３、４が周辺制御部
Ａ４と主メモリ２間の動作、Ｎo.５、６が周辺制御部Ｂ
５と主メモリ２間の動作、Ｎo.７、８が周辺制御部Ａ４
と周辺制御部Ｂ５間の動作である。Ｎo.１、２、７、８
では、切替ＳＷ３３は状態（イ）に設定され、Ｎo.３、
４では、切替ＳＷ３３は状態（ロ）に設定され、Ｎo.
５、６では、切替ＳＷ３３は状態（ハ）に設定される。
【００１４】図４は、データ転送ルート制御部３の動作
フローを示したもので、以下、これに基づいてデータ転
送ルート制御部３の動作を詳述する。
フローを示したもので、以下、これに基づいてデータ転
送ルート制御部３の動作を詳述する。
【００１５】データ処理装置に電源が投入されると（ス
テップ１０１）、データ転送ルート制御部３は、初期状
態として切替ＳＷ３３を状態（イ）に設定する（ステッ
プ１０２）。これにより、ＣＰＵ１と主メモリ２が接続
状態となり、ＣＰＵ命令の実行が可能となる。
テップ１０１）、データ転送ルート制御部３は、初期状
態として切替ＳＷ３３を状態（イ）に設定する（ステッ
プ１０２）。これにより、ＣＰＵ１と主メモリ２が接続
状態となり、ＣＰＵ命令の実行が可能となる。
【００１６】ＣＰＵ命令の中に入出力命令が発生する
と、ＣＰＵ１は、制御線６を経由して入出力動作開始の
制御情報をデータ転送ルート制御部３、周辺制御部Ａ４
及び／又は周辺制御部Ｂ５に送出する。データ転送ルー
ト制御部３は、この制御情報を受け、制御情報保持部３
１に格納する（ステップ１０３）。次に、ルート切替制
御部３２は、制御情報保持部３１に格納された制御情報
を調べ、入出力動作を判定する（ステップ１０４）。こ
の判定結果により、以下のように入出力動作が分かれ
る。
と、ＣＰＵ１は、制御線６を経由して入出力動作開始の
制御情報をデータ転送ルート制御部３、周辺制御部Ａ４
及び／又は周辺制御部Ｂ５に送出する。データ転送ルー
ト制御部３は、この制御情報を受け、制御情報保持部３
１に格納する（ステップ１０３）。次に、ルート切替制
御部３２は、制御情報保持部３１に格納された制御情報
を調べ、入出力動作を判定する（ステップ１０４）。こ
の判定結果により、以下のように入出力動作が分かれ
る。
【００１７】まず、入出力動作種別が周辺制御部Ａ４と
周辺制御部Ｂ５間のデータ転送であれば（図３のＮo.
７、８のケース）、ルート切替制御部３２は切替ＳＷ３
３を状態（イ）のままとする（ステップ１０５）。一
方、周辺制御部Ａ４と周辺制御部Ｂ５は、制御線６を経
由してＣＰＵ１から送られてくる制御情報をデータ転送
制御部部Ａ４１、データ転送制御部部Ｂ５１に取り込
み、入出力動作を実行する。周辺制御部Ａ４から周辺制
御部Ｂ５へのデータ転送の場合、周辺制御部Ａ４は自周
辺制御部Ａ４下の指定された周辺装置７からデータをデ
ータバッファＡ４２に読み込み、これをＳＷ３３を介し
て周辺制御部Ｂ５のデータバッファＢ５２に転送する。
周辺制御部Ｂ５は、データバッファＢ５２のデータを自
周辺制御部Ｂ５下の指定された周辺装置８に書き込む。
周辺制御部Ｂ５から周辺制御部Ａ４へのデータ転送の場
合は、上記の逆の動作を行う。すなわち、読み込み／書
き込みを行う周辺装置間の速度差を、データバッファＡ
４２、データバッファＢ５２により吸収する。
周辺制御部Ｂ５間のデータ転送であれば（図３のＮo.
７、８のケース）、ルート切替制御部３２は切替ＳＷ３
３を状態（イ）のままとする（ステップ１０５）。一
方、周辺制御部Ａ４と周辺制御部Ｂ５は、制御線６を経
由してＣＰＵ１から送られてくる制御情報をデータ転送
制御部部Ａ４１、データ転送制御部部Ｂ５１に取り込
み、入出力動作を実行する。周辺制御部Ａ４から周辺制
御部Ｂ５へのデータ転送の場合、周辺制御部Ａ４は自周
辺制御部Ａ４下の指定された周辺装置７からデータをデ
ータバッファＡ４２に読み込み、これをＳＷ３３を介し
て周辺制御部Ｂ５のデータバッファＢ５２に転送する。
周辺制御部Ｂ５は、データバッファＢ５２のデータを自
周辺制御部Ｂ５下の指定された周辺装置８に書き込む。
周辺制御部Ｂ５から周辺制御部Ａ４へのデータ転送の場
合は、上記の逆の動作を行う。すなわち、読み込み／書
き込みを行う周辺装置間の速度差を、データバッファＡ
４２、データバッファＢ５２により吸収する。
【００１８】この間、ＣＰＵ１は主メモリ２を用いて他
のＣＰＵ命令を実行する。すなわち、ＣＰＵ１−主メモ
リ２間のデータ転送動作と周辺制御部Ａ４−周辺制御部
Ｂ５間のデータ転送動作は同時に実行可能である（図３
のＮo.１、２とＮo.７、８）。周辺制御部Ａ４−周辺制
御部Ｂ５間のデータ転送動作が完了すると、周辺制御部
Ａ４、周辺制御部Ｂ５からの通知により、ＣＰＵ１はデ
ータ転送ルート制御部３に転送動作完了を通知する（ス
テップ１０６）。
のＣＰＵ命令を実行する。すなわち、ＣＰＵ１−主メモ
リ２間のデータ転送動作と周辺制御部Ａ４−周辺制御部
Ｂ５間のデータ転送動作は同時に実行可能である（図３
のＮo.１、２とＮo.７、８）。周辺制御部Ａ４−周辺制
御部Ｂ５間のデータ転送動作が完了すると、周辺制御部
Ａ４、周辺制御部Ｂ５からの通知により、ＣＰＵ１はデ
ータ転送ルート制御部３に転送動作完了を通知する（ス
テップ１０６）。
【００１９】次に、入出力動作種別が周辺制御部Ａ４と
主メモリ２間のデータ転送の場合（図３のＮo.３、４の
ケース）、ルート切替制御部３２は切替ＳＷ３３を状態
（ロ）に変更する（ステップ１０７）。一方、周辺制御
部Ａ４は、周辺装置７と主メモリ２間のデータ転送をデ
ータバッファＡ４２、ＳＷ３３を経由して実行する。デ
ータ転送が完了すると、周辺制御部Ａ４からの通知によ
り、ＣＰＵ１はデータ転送動作の完了を知り、制御線６
を経由してデータ転送ルート制御部３に転送動作完了を
通知する（ステップ１０８）。データ転送ルート制御部
３のルート切替制御部３２は、これをうけて切替ＳＷ３
３を状態（イ）に戻す（ステップ１０９）。
主メモリ２間のデータ転送の場合（図３のＮo.３、４の
ケース）、ルート切替制御部３２は切替ＳＷ３３を状態
（ロ）に変更する（ステップ１０７）。一方、周辺制御
部Ａ４は、周辺装置７と主メモリ２間のデータ転送をデ
ータバッファＡ４２、ＳＷ３３を経由して実行する。デ
ータ転送が完了すると、周辺制御部Ａ４からの通知によ
り、ＣＰＵ１はデータ転送動作の完了を知り、制御線６
を経由してデータ転送ルート制御部３に転送動作完了を
通知する（ステップ１０８）。データ転送ルート制御部
３のルート切替制御部３２は、これをうけて切替ＳＷ３
３を状態（イ）に戻す（ステップ１０９）。
【００２０】次に、入出力動作種別が周辺制御部Ａ４と
主メモリ２間のデータ転送の場合（図３のＮo.５、６の
ケース）、ルート切替制御部３２は切替ＳＷ３３を状態
（ハ）に変更する（ステップ１１０）。次に、周辺制御
部Ｂ５は、周辺装置８と主メモリ２間のデータ転送をデ
ータバッファＢ５２、ＳＷ３３を経由して実行する。デ
ータ転送が完了すると、周辺制御部Ｂ５からの通知によ
り、ＣＰＵ１はデータ転送動作の完了を知り、制御線６
を経由してデータ転送ルート制御部３に転送動作完了を
通知する（ステップ１１１）。データ転送ルート制御部
３のルート切替制御部３２は、これをうけて切替ＳＷ３
３を状態（イ）に戻す（ステップ１０９）。
主メモリ２間のデータ転送の場合（図３のＮo.５、６の
ケース）、ルート切替制御部３２は切替ＳＷ３３を状態
（ハ）に変更する（ステップ１１０）。次に、周辺制御
部Ｂ５は、周辺装置８と主メモリ２間のデータ転送をデ
ータバッファＢ５２、ＳＷ３３を経由して実行する。デ
ータ転送が完了すると、周辺制御部Ｂ５からの通知によ
り、ＣＰＵ１はデータ転送動作の完了を知り、制御線６
を経由してデータ転送ルート制御部３に転送動作完了を
通知する（ステップ１１１）。データ転送ルート制御部
３のルート切替制御部３２は、これをうけて切替ＳＷ３
３を状態（イ）に戻す（ステップ１０９）。
【００２１】図１の実施例では、周辺制御部の数は２の
場合を示しているが、さらに周辺制御部の数の増加させ
る場合も本実施例をもとに容易に構成可能である。
場合を示しているが、さらに周辺制御部の数の増加させ
る場合も本実施例をもとに容易に構成可能である。
【００２２】
【発明の効果】以上説明したように、本発明のデータ処
理装置は、ＣＰＵと主メモリ間、周辺制御部と主メモリ
間、複数の周辺制御部間で各々データ転送を行う手段を
有し、かつ、これらのデータ転送のルートをＣＰＵから
の指示により容易に選択・設定する手段を有しており、
ＣＰＵ−主メモリ間のデータ転送と複数の周辺制御部の
データ転送を同時に実行可能である。これにより、主メ
モリアクセストラヒックの軽減、システムスループット
の向上を容易に実現することができる。
理装置は、ＣＰＵと主メモリ間、周辺制御部と主メモリ
間、複数の周辺制御部間で各々データ転送を行う手段を
有し、かつ、これらのデータ転送のルートをＣＰＵから
の指示により容易に選択・設定する手段を有しており、
ＣＰＵ−主メモリ間のデータ転送と複数の周辺制御部の
データ転送を同時に実行可能である。これにより、主メ
モリアクセストラヒックの軽減、システムスループット
の向上を容易に実現することができる。
【図１】本発明の一実施例を説明するためのデータ処理
装置の構成図である。
装置の構成図である。
【図２】図１における切替ＳＷの切替動作の説明図であ
る。
る。
【図３】データ転送動作の種別とこれに対応するデータ
のソース、シンク先、切替ＳＷの状態を示す図である。
のソース、シンク先、切替ＳＷの状態を示す図である。
【図４】図１におけるデータ転送ルート制御部の動作フ
ローを示す図である。
ローを示す図である。
１ 中央処理装置（ＣＰＵ） ２ 主メモリ ３ データ転送ルート制御部 ４、５ 周辺制御部 ６ 制御線 ７、８ 周辺装置 ３１ 制御情報保持部 ３２ ルート切替制御部 ３３ 切替ＳＷ ４１、５１ データ転送制御部 ４２、５２ データバッファ
Claims (1)
- 【請求項１】 中央処理装置と主メモリと周辺装置を制
御する複数の周辺制御部とからなるデータ処理装置にお
いて、中央処理装置と主メモリ間、周辺制御部と主メモ
リ間、及び複数の周辺制御部間で各々データ転送を行う
手段と、中央処理装置からの指示にもとづき、前記各デ
ータ転送のルートを選択・設定する手段を有することを
特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12916093A JPH06337837A (ja) | 1993-05-31 | 1993-05-31 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12916093A JPH06337837A (ja) | 1993-05-31 | 1993-05-31 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06337837A true JPH06337837A (ja) | 1994-12-06 |
Family
ID=15002634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12916093A Pending JPH06337837A (ja) | 1993-05-31 | 1993-05-31 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06337837A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009217511A (ja) * | 2008-03-10 | 2009-09-24 | Canon Inc | 共有バス制御装置及びその制御方法 |
-
1993
- 1993-05-31 JP JP12916093A patent/JPH06337837A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009217511A (ja) * | 2008-03-10 | 2009-09-24 | Canon Inc | 共有バス制御装置及びその制御方法 |
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