JPH06276217A - Ａｔｍ伝送システムにおけるパスルート試験方式 - Google Patents

Ａｔｍ伝送システムにおけるパスルート試験方式

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Abstract

(57)【要約】 【目的】 システム内のパスルートの正常性を判定する
ための、ＡＴＭ伝送システムにおけるパスルート試験方
式に関し、オンラインで試験を行うことを目的とする。 【構成】 システム１内の１つ以上の個所に、セルイネ
ーブル信号の入力を受けて有効セルの到着を検出する手
段２と、該個所を通るべきセルに対して付加されている
ＶＰＩとＶＣＩの値を保持し、これらの値と到着セルに
付加されている値とを比較する手段３と、有効セルが到
着し、かつＶＰＩとＶＣＩとがそれぞれ一致したときパ
スルートの正常性を確認する手段４とをそれぞれ備える
ように構成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は非同期転送モード（ＡＴ
Ｍ）を用いてセル形式でデータを伝送するＡＴＭ伝送シ
ステムに係り、さらに詳しくはシステム内のパスルート
の正常性を簡単に判定するための、ＡＴＭ伝送システム
におけるパスルート試験方式に関する。
【０００２】
【従来の技術と発明が解決しようとする課題】ＡＴＭセ
ルを用いてデータ伝送を行う伝送システムにおいては、
データは53バイト長の固定長ＡＴＭセルに収容され、そ
のヘッダ部に仮想パス識別子（ＶＰＩ）および仮想チャ
ネル識別子（ＶＣＩ）が付加されて伝送システム内の交
換機に入力され、交換機内ではＶＰＩおよびＶＣＩの値
に対応したスイッチング情報が用いられて交換が行わ
れ、通信相手側への伝送が行われる。
【０００３】このようなＡＴＭ伝送システムのパスルー
トの試験を行う際には、加入者側から送られたＡＴＭセ
ルがソフトウェア側の指示通りのパスを経由しているか
否かを外部から判定することが難しいという問題点があ
った。またシステムのデバッグ時においてセルがどこま
で伝送され、どこで障害が発生しているかということも
判定し難いという問題点があった。
【０００４】本発明は実際のシステム運用時において非
同期に転送されるＡＴＭセル伝送システム内のパスルー
トの試験をオンラインで行うための試験方式を提供する
ことである。
【０００５】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。同図は非同期転送モードによってセル形
式でデータ転送を行うＡＴＭ伝送システムにおけるパス
ルート試験方式の原理ブロック図である。
【０００６】図１において、ＡＴＭ伝送システム１の内
部に複数のパスが張られた場合をまず説明する。有効セ
ル検出手段２は、有効セルが送出されたことを示すセル
イネーブル信号の入力を受けて有効セルの到着を検出す
るものであり、例えばバリッドセルディテクタである。
【０００７】ＶＰＩ／ＶＣＩ比較手段３とパスルート正
常性確認手段４とは、有効セル検出手段２と共にシステ
ム内の１つ以上の個所にそれぞれ設けられる。このうち
ＶＰＩ／ＶＣＩ比較手段３は、これらの手段が備えれら
た個所を経由して転送されるべきセルに付加されている
仮想パス識別子（ＶＰＩ）、および仮想チャネル識別子
（ＶＣＩ）の値の組を保持し、保持されいてるＶＰＩお
よびＶＣＩの値と到着したセルに付加されているＶＰＩ
およびＶＣＩとの比較を行うものであり、またパスルー
ト正常性確認手段４は有効セル検出手段２が有効セルの
到着を検出し、かつＶＰＩ／ＶＣＩ比較手段３がＶＰＩ
およびＶＣＩの一致を検出した時にシステム内のパスル
ートの正常性を確認するものである。
【０００８】ＡＴＭ伝送システム内に１つのパスのみが
張られた時には、ＶＰＩ／ＶＣＩの値の比較を行う必要
がなくなり、有効セルの到着を検出する有効セル検出手
段２をＡＴＭ伝送システム内の１つ以上の個所に備える
ことによって、システム内のパスルートの正常性が確認
される。
【０００９】
【作用】本発明においてはＡＴＭ伝送システムにおける
パスルート試験がオンラインで実行される。一般的に伝
送システムの内部に複数のパスが張られた時には、シス
テム内の必要な個所に有効セルの到着を検出する有効セ
ル検出手段２に加えて、ＶＰＩおよびＶＣＩの値の比較
を行うＶＰＩ／ＶＣＩ比較手段３とパスルート正常性確
認手段４とが備えられ、例えば有効セル検出手段２を構
成するバリッドセルディテクタがセルイネーブル信号の
入力を受けて有効セルの到着を検出し、かつＶＰＩ／Ｖ
ＣＩ比較手段３の内部のテーブルに格納されている、転
送されるべきセルに付加されているＶＰＩおよびＶＣＩ
の値と到着セルに付加されているそれらの値とが一致し
た時に、その個所までのパスルートの正常性が確認され
る。
【００１０】また本発明においては、例えば伝送システ
ムの入力ライン側にパスルート試験用のテストセルを送
出するテストセル送出手段を設け、特定の仮想チャネル
識別子（ＶＣＩ）の値が設定されたテストセルを送出
し、テストセルが通過すべきパスルート上の各個所でパ
スルートの正常性を確認することもできる。更にこのＶ
ＣＩの値として、互いに補数の関係にある２つの値がそ
れぞれ設定された２つのテストセルを用いることによっ
て、パスルートのビットスタック、すなわビット線の故
障を監視することもできる。
【００１１】以上のように本発明によれば、有効セルの
到着の検出とＶＰＩおよびＶＣＩとの比較によって、シ
ステム内のパスルートの正常性が確認される。
【００１２】
【実施例】図２は本発明のパスルート試験方式を用いる
ＡＴＭ伝送システムの全体構成ブロック図である。同図
において、例えば加入者１０側から送られたデータは加
入者線装置１１を介して、マルチプレクサ１２によって
多重され、ＡＴＭセルの形式でスイッチ部１３の内部で
交換され、デマルチプレクサ１４、加入者線装置１５を
通して受側側の加入者１６に送られる。
【００１３】図３はセルの先頭を示すセルフレーム信号
と有効セルと、無効セルとの区別を示すセルイネーブル
信号の説明図である。同図において、セルイネーブル信
号は有効セルに対しては‘Ｌ’、無効セルに対しては
‘Ｈ’の値を持っている。
【００１４】図４は有効セルの到着を検出するバリッド
セルディテクタ（ＶＣＤ）の構成ブロック図である。図
２の伝送システムにおいて１つのパスのみが張られた場
合には、システム内にはこのパスを構成するラインに対
応して特定の仮想パス識別子（ＶＰＩ）および仮想チャ
ネル識別子（ＶＣＩ）を持つセルだけが有効セルとして
伝送される。そこでこのセルが通るべきシステム内の各
個所、例えば加入者ライン、スイッチ部内のパス、およ
び出力ラインにおいて有効セル到着を検出することがで
きる。
【００１５】図４のバリッドセルディテクタはシステム
内の任意の個所に設置され、インバータ１８を介してフ
リップフロップ１９のクロック端子にセルイネーブル信
号の反転信号が入力されることにより、有効セル到着の
検出が行われる。すなわちセルイネーブル信号は、図３
に示したようにセル単位53クロック幅の信号であり、有
効セルに対応してクロック入力値は‘Ｈ’となり、この
信号によってフリップフロップ１９のセットが行われ
る。
【００１６】複数のバリッドセルディテクタのそれぞれ
に対してＬＥＤを装備し、有効セル到着に対応してそれ
らのＬＥＤを点灯させたり、あるいはバリッドセルディ
テクタの出力をソフトインタフェース部に送り、ソフト
ウェア側に対してステータスデータの１つとして送るこ
ともできる。このような構成を取ることにより、バリッ
ドセルディテクタの出力を表示することができ、パスル
ートの正常性の確認を、他の測定器を用いることなく行
うことが可能となる。
【００１７】一般的にＡＴＭ伝送システム内においては
パスは複数個張られる。この場合システム内の任意の各
個所において、その個所を通るべきセルが保持する仮想
パス識別子（ＶＰＩ）および仮想チャネル識別子（ＶＣ
Ｉ）を保持するテーブルを設け、そのテーブルの内容と
実際に伝送されてくるＡＴＭセル内のＶＰＩおよびＶＣ
Ｉとの比較を行うことによって、有効セルが到着した時
にその個所までのパスルートの正常性を確認することが
できる。
【００１８】図５はそのようなパスルート確認部の構成
ブロック図である。同図において、パスルート確認部は
その個所を通るべきセルに付加されているＶＰＩおよび
ＶＣＩの値を保持するＶＰＩ／ＶＣＩテーブル２１、到
着したセルからＶＰＩおよびＶＣＩの値を取り出すＶＰ
Ｉ／ＶＣＩモニタ２２、ＶＰＩ／ＶＣＩテーブル２１の
内容と取り出されたＶＰＩ／ＶＣＩの値とを比較する比
較器２３、有効セルの到着を検出するバリッドセルディ
テクタ２４、および比較器２３とバリッドセルディテク
タ２４との出力が入力され、パスルートの正常性確認結
果を出力するアンド回路２５から構成されている。なお
ＶＰＩ／ＶＣＩテーブル２１の内容は図示しないホスト
コンピュータ側から設定されるものとする。
【００１９】次に本発明においては、例えば入力側のラ
イン部に通常のデータ伝送用のセルとは異なるテストセ
ルの発生機能を持たせ、特定のＶＣＩの値を持つテスト
セルをシステム内に入力させることによって、任意の出
力側ラインまでのパスを狙った試験を行うことができ
る。そのパスの内部の各個所に設けられたパスルート確
認部におけるＶＰＩ／ＶＣＩテーブル２１にはあらかじ
めこのＶＣＩの値が設定され、パスルートの確認が行わ
れる。このＶＣＩの値としては、システムに対応してあ
らかじめ設定されたものを用いてもよく、ソフトウェア
側で現在使われていないものを選択して割り当ててもよ
い。
【００２０】更にこのＶＣＩの値として、互いに補数の
関係にある２つの値、例えば一方の値として５５５５
（ＨＥＸ）、他方の値としてＡＡＡＡを用いることもで
きる。これはＡＴＭセルの53バイトの各バイト、すなわ
ち８ビットがパラレルで伝送される場合に有効であり、
ビットスタックすなわちビット線の故障の監視に用いら
れる。ビット線の故障がある場合には、ある特定のビッ
ト線に対する出力は常に０、または１のいずれかに固定
されてしまうことになり、補数の関係にある２つのＶＣ
Ｉを用いることによってビット線の故障、すなわちビッ
トスタックの監視が可能となる。
【００２１】図６は本発明のパスルート試験方式を用い
る広帯域ＩＳＤＮシステムの実施例の構成ブロック図で
ある。同図においてシステムは、例えば送信側のターミ
ナルアダプタ（ＴＡ１）３０、受信側のターミナルアダ
プタ（ＴＡ２，ＴＡ３）３６，４４、加入者ラインイン
タフェース（ＳＩＮＦ）３１，３５，４３、マルチ・デ
マルチプレクサ（ＭＤＸ）３２，３４，３７，４０，４
２、ブロードバンドリモートスイッチユニット（ＢＲＳ
Ｕ）３３、ファイバループインタフェース（ＦＩＮＦ）
３８，３９、およびセントラルオフィススイッチ４１に
よって構成されている。
【００２２】図６において例えばターミナルアダプタ
（ＴＡ１）３０側からデータを送る場合を考え、システ
ム内の各装置の入力側に図５のパスルート確認部、また
はパスが１つだけしか張られない場合には有効セル到着
を検出するバリッドセルディテクタが設けられるものと
する。
【００２３】今ターミナルアダプタ３０からターミナル
アダプタ３６へのパスのみが張られた場合を考えると、
システム内のＶＣＤのうち、ａ，ｂ，ｃ，ｋ，ｌの各所
のＶＣＤの判定結果が有効セル到着を示すはずであり、
同様にターミナルアダプタ４４へのパスのみが張られた
場合にはａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈ，ｉ、および
ｊの各所のＶＣＤが有効セル到着を検出するはずであ
る。
【００２４】前者の場合にｋ，ｌのＶＣＤが有効セルの
到着を検出しないときにはスイッチ３３の内部に故障が
あるか、もしくはＭＤＸ３２によって正確なスイッチン
グ情報が付与されていないという可能性が考えられる。
そこでこの２点について調査すればよく、このような機
能がない場合にはオシロスコープやロジックアナライザ
を用いて各装置の入出力データを順次測定する以外に障
害を切り分ける方法が存在しない。
【００２５】また実際問題としてターミナルアダプタは
システムから遠隔地にあることが多いために、加入者ラ
インインタフェース（ＳＩＮＦ）、もしくはファイバル
ープインタフェース（ＦＩＮＦ）の内部にテストセル発
生装置を設け、ここからテストセルを発生させることに
より、小さな範囲でパスの試験を行うことも可能であ
る。
【００２６】例えばＦＩＮＦ３８からテストセルを発生
させることにより、セントラルオフィスのみの試験を行
うことができる。なお、ここでセントラルオフィスはＦ
ＩＮＦ３９からＳＩＮＦ４３までの部分を含んでいる。
またＦＩＮＦ３８とＳＩＮＦ４３との両方から同時にテ
ストセルを発生させることにより、ＢＲＳＵからＣＯへ
の方向における障害か、ＣＯからＢＲＳＵへの方向の障
害かを判定することもできる。なおここでＢＲＳＵの設
けられるブロードバンドリモート局は、ＳＩＮＦ３１か
らＦＩＮＦ３５、および３８までの部分を含んでいる。
【００２７】
【発明の効果】以上詳細に説明したように、本発明によ
ればパスルートの正常性の確認、およびビットスタック
の監視を測定器を用いることなくオンラインで行うこと
ができ、またシステムの試験時にも故障個所を早期に発
見することを可能とし、システムの信頼性向上および保
守の容易化に寄与するところが大きい。
【図面の簡単な説明】
【図１】本発明の原理ブロック図である。
【図２】本発明のパスルート試験方式を用いるＡＴＭ伝
送システムの全体構成を示すブロック図である。
【図３】セルフレーム信号とセルイネーブル信号とを説
明する図である。
【図４】バリッドセルディテクタの構成を示すブロック
図である。
【図５】パスルート確認部の構成を示すブロック図であ
る。
【図６】広域帯ＩＳＤＮ伝送システムの実施例の構成を
示すブロック図である。
【符号の説明】
１ ＡＴＭ伝送システム ２ 有効セル検出手段 ３ ＶＰＩ／ＶＣＩ比較手段 ４ パスルート正常性確認手段 ２１ ＶＰＩ／ＶＣＩテーブル ２２ ＶＰＩ／ＶＣＩモニタ ２３ 比較器 ２４ バリッドセルディテクタ ２５ アンド回路

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 非同期転送モード（ＡＴＭ）によりセル
    形式でデータ転送を行うＡＴＭ伝送システムにおいて、 該ＡＴＭ伝送システム（１）内に１つのパスのみが張ら
    れた時、該システム内の１つ以上の個所に、有効セルの
    送出を示すセルイネーブル信号の入力を受けて有効セル
    の到着を検出する有効セル検出手段（２）を備え、シス
    テム内のパスルートの正常性を該有効セル到着により確
    認することを特徴とするＡＴＭ伝送システムにおけるパ
    スルート試験方式。
  2. 【請求項２】 前記ＡＴＭ伝送システム（１）内に複数
    のパスが張られた時、該システム内の１つ以上の個所
    に、前記有効セル検出手段（２）に加えて、該個所を経
    由して伝送されるべきセルに付加されている仮想パス識
    別子（ＶＰＩ）および仮想チャネル識別子（ＶＣＩ）の
    値の組を保持し、該保持されているＶＰＩおよびＶＣＩ
    の値と到着したセルに付加されているＶＰＩおよびＶＣ
    Ｉの値との比較を行うＶＰＩ／ＶＣＩ比較手段（３）
    と、 該有効セル検出手段（２）が有効セル到着を検出し、か
    つ該ＶＰＩ／ＶＣＩ比較手段（３）がＶＰＩおよびＶＣ
    Ｉの一致を検出した時システム内のパスルートの正常性
    を確認するパスルート正常性確認手段（４）とをそれぞ
    れ備えたことを特徴とする請求項１記載のＡＴＭ伝送シ
    ステムにおけるパスルート試験方式。
  3. 【請求項３】 前記ＡＴＭ伝送システム（１）内の任意
    の個所に、パスルート試験用のテストセルを送出するテ
    ストセル送出手段を備え、 該テストセルが通過すべきパスルート上の１つ以上の個
    所に、前記有効セル検出手段（２）、ＶＰＩ／ＶＣＩ比
    較手段（３）、およびパスルート正常性確認手段（４）
    とをそれぞれ備え、テストセルを用いてシステム内のパ
    スルートの正常性を確認可能とすることを特徴とする請
    求項２記載のＡＴＭ伝送システムにおけるパスルート試
    験方式。
  4. 【請求項４】 前記ＡＴＭ伝送システム（１）内でデー
    タが８ビットパラレルで伝送され、 前記仮想チャネル識別子（ＶＣＩ）として互いに補数の
    関係にある２つの値がそれぞれ設定された２つのテスト
    セルを用いて、前記システム内のパスルートのビットス
    タックを監視可能とすることを特徴とする請求項３記載
    のＡＴＭ伝送システムにおけるパスルート試験方式。
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