JP3026875B2

JP3026875B2 - 伝送装置のａｐｓ試験装置

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Publication number: JP3026875B2
Application number: JP4014223A
Authority: JP
Inventors: 隆夫荒井
Original assignee: Anritsu Corp
Current assignee: Anritsu Corp
Priority date: 1992-01-29
Filing date: 1992-01-29
Publication date: 2000-03-27
Anticipated expiration: 2015-03-27
Also published as: JPH05206979A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば同期多重化伝送
方式を採用した伝送システムに組込まれた伝送装置の試
験を実施するための測定装置に係わり、特に、伝送装置
相互間を２つの伝送路で接続し、異常発生時に伝送路を
切替える場合における動作応答特性等を測定する伝送装
置のＡＰＳ試験装置に関する。

【０００２】

【従来の技術】少ない伝送路でもって多くのデジタル情
報を伝送する手法として、一つの伝送路上に多数のデジ
タル信号を時分割多重化して送信する同期多重化方式が
提唱されている。そして、この同期多重化方式を採用し
た伝送システムは、例えば図４に示すように、多数の信
号を多重化するためのマルチプレクサ機構１ａを有する
送信装置１と、多重化された信号を復元するデマルチプ
レクス機構２ａを有する受信装置２と、これらを接続す
る伝送路３とで構成されている。

【０００３】そして、伝送路３には多数のデジタル信号
が時分割多重化されて伝送されるので、受信装置２でそ
れらを正確に元の各デジタル信号に分離するために、共
通の同期インタフェースが採用されている。図５（ａ）
は、CCITT によって定められた、データ伝送速度が156
Ｍｂ／ｓである場合におけるデジタル信号のフレーム構
成図である。このフレーム構成図においては、従来、横
一線の一次元で表現していたフレーム構成が９等分され
て９行に重ねて二次元で表現されている。１行は２７０
バイトで構成され、先頭に９バイトのヘッダー４が設け
られ、残りの２６１バイトに実際のデータを格納するデ
ータ領域５が設定される。

【０００４】そして、データの属性や伝送条件等を指定
する９バイト×９行のヘッダー４の各行には図５（ｂ）
に示す各種制御データが設定される。例えば１行目のＡ
1 ，Ａ2 はフレーム同期信号であり、５行目のＫ1 ，Ｋ
Ｉ2 は二重化伝送システムを採用した場合に各伝送路を
切替えるための切替制御信号を構成する各８ビットから
なる各ビットデータである。

【０００５】図６は、上述した同期多重化伝送方式にお
いて、２系統の伝送路を採用した二重化伝送システムを
示す模式図である。

【０００６】例えばＡ基地とＢ基地とが伝送路で接続さ
れている。各基地Ａ，Ｂにはそれぞれ送信装置６ａ，６
ｂと受信装置７ａ，７ｂとが配設されている。各送信装
置６ａ，６ｂと各受信装置７ａ，７ｂとはインタフェー
ス８および一対の伝送路９ａ，９ｂを介して接続され
る。また、各受信装置７ａ，７ｂ内には各伝送路９ａ，
９ｂを選択する選択回路１０が設けられている。そし
て、送信装置６ａと受信装置７ａとでＡ基地側の伝送装
置１１ａを構成し、送信装置６ｂと受信装置７ｂとでＢ
基地側の伝送装置１１ｂを構成する。

【０００７】このような二重化伝送システムにおいて、
各送信装置６ａ，６ｂは０系と１系との両方の伝送路９
ａ，９ｂに対して図５で示したフレーム構成を有する同
一のデジタル信号を送出する。一方、各送信装置６ａ，
６ｂは０系と１系との両方の伝送路９ａ，９ｂを介して
入力した同一構成のテジタル信号を選択回路１０で予め
選択されたいずれか一方の伝送路９ａ，９ｂを伝送され
たデジタル信号を受信する。そして、選択回路１０にて
いずれの伝送路９ａ，９ｂを選択するかは、前記デジタ
ル信号の先頭部分のヘッダー４に組込まれた切替制御信
号の各ビットデータＫ1 ．Ｋ2 にて指定される。

【０００８】切替制御信号の各ビットデータＫ1 ．Ｋ2
は図８に示すように構成されている。８桁のビットデー
タＫ1 は、各伝送路９ａ，９ｂに対する切替指示等の各
種指示データが設定される。また、次の８桁のビットデ
ータＫ2 はソフト的に現用伝送路と指定されている側の
伝送路を示すデータが設定される。例えば０系の伝送路
９ａが現用伝送路と指定されている場合、ビットデータ
Ｋ2 は［00010000］となり、１系の伝送路９ｂが現用伝
送路と指定されている場合、ビットデータＫ2は［00100
000］となる。

【０００９】次に、Ａ基地側の伝送装置１１ａとＢ基地
側の伝送装置１１ｂとの間で実際にデジタル信号の授受
を実行する場合において、各デジタル信号のヘッダー４
に組込まれた切替制御信号の動作を図７のシーケンス図
を用いて説明する。なお、最初に０系の伝送路９ａが現
用伝送路に指定されているとする。そして、各受信装置
７ａ，７ｂの選択回路１０はソフト的に現用伝送路と指
定された０系の伝送路９ａ側に切替えられていると仮定
する。

【００１０】Ｂ基地の送信装置６ｂからＡ基地の受信装
置７ａへデジタル信号を送信する場合、両方の伝送路９
ａ，９ｂを伝送されたデジタル信号はで選択回路１０で
０系の伝送路９ａからのデジタル信号が選択されて受信
される。この受信されたデジタル信号の切替制御信号は
正常信号(1) として、図８に示すビットデータＫ1 ，Ｋ
2 となる。すなわち、正常の場合、ビットデータＫ1 は
［00000000］となる。そして、ビットデータＫ2 は［00
010000］となる。

【００１１】Ａ基地の伝送装置１１ａは必要とあれば、
デジタル信号受信後３フレーム経過以降に、別のデーテ
を含むデジタル信号をＢ基地の伝送装置１１ｂへ送信す
る。この場合、送信装置６ａから受信装置７ｂへ送信す
るデジタル信号の切替制御信号は正常信号(2) として、
図８に示すビットデータＫ1 ，Ｋ2 となる。すなわち、
Ｂ基地からＡ基地へ送信されたデジタル信号の正常信号
(1) と同一パターンとなる。

【００１２】そして、例えば時刻ｔ₁にて現用の伝送路
９ａに故障が発生すると、一定の切替要求保護時間Ｔａ
経過後の時刻ｔ₂おいて、Ｂ基地からＡ基地へ送信する
でデジタル信号の切替制御信号に切替要求(3) を組込ん
でＡ基地側へ送信する。この切替要求(3) のビットデー
タＫ1 は切替要求を示す［11000001］となる。なお、ソ
フト的な現用伝送路を示すビットデータＫ2 は［000100
00］のままである。

【００１３】この切替要求(3) を受信した基地Ａ側の伝
送装置１１ａは３フレーム経過した時刻ｔ₃にて受信装
置７ａの選択回路１０を１系の伝送路９ｂへ切替える。
そして、Ａ基地側へデジタル信号に組込んで切替応答
(4) を送信する。この切替応答(4) のビットデータＫ1
は切替応答を示す［00100001］となる。なお、ソフト的
な現用伝送路を示すビットデータＫ2 は［00010000］の
ままである。すなわち、Ａ基地の伝送装置１１ａは同一
内容をＢ基地の伝送装置１１ｂへ返信する。

【００１４】この切替応答(4) を受信したＢ基地側の伝
送装置１１ｂは３フレーム経過した時刻ｔ₄にて受信装
置７ｂの選択回路１０を１系の伝送路９ｂへ切替える。

【００１５】しかして、両方の伝送装置１１ａ，１１ｂ
における受信装置７ａ，７ｂの選択回路１０が１系の伝
送路９ｂに切替られた。そして、時刻ｔ₄以降、１系の
伝送路９ｂを用いてデジタル信号が送受信される。

【００１６】そして、時刻ｔ₅にて故障が回復すると、
故障回復から回復確認保護時間Ｔｂ経過した時刻ｔ₆に
てＢ基地側からＡ基地側へ回復待機(5) を送信する。こ
の回復待機(5) のビットデータＫ1 は回復待機状態を示
す［01100001］となる。なお、ソフト的な現用伝送路を
示すビットデータＫ2 は［00010000］のままである。さ
らに、時刻ｔ₆から回復待機保護時間Ｔｃを経過した時
刻ｔ₇において、Ｂ基地側からＡ基地側へ切替解除(6)
を送信する。この切替解除(6) のビットデータＫ1 は正
常状態を示す［00000000］となる。なお、ソフト的な現
用伝送路を示すビットデータＫ2 は０系の伝送路９ａか
ら１系の伝送路９ｂを示す［00100000］へ変化する。

【００１７】この切替解除(5) を受信したＡ基地側の伝
送装置１１ａは３フレーム経過した時刻ｔ₈にて自己の
ソフト的な現用伝送路を１系の伝送路９ｂへ名称変更す
る。そして、Ｂ基地側へ切替解除応答(7) を送信する。
この切替解除応答(7) の各ビットデータＫ1 ，Ｋ2 は先
の切替解除(6) の各各ビットデータＫ1 ，Ｋ2 に等し
い。すなわち、Ａ基地の伝送装置１１ａは同一内容をＢ
基地の伝送装置１１ｂへ返信する。

【００１８】この切替解除応答(7) を受信したＢ基地の
伝送装置１１ｂは３フレーム経過した時刻ｔ₉にて自己
のソフト的な現用伝送路を１系の伝送路９ｂへ名称変更
する。

【００１９】このような伝送路９ａ，９ｂの切替動作が
自動的に実行される二重化伝送システムに組込まれた各
伝送装置１１ａ，１１ｂにおいて、デジタル信号のヘッ
ダー４に組込まれた切替制御信号の各ビットデータＫ1
，Ｋ2 が正しく設定されていることを試験する必要が
ある。このような切替制御信号の各ビットデータＫ1 ，
Ｋ2 はヘッダー４を構成する図５（ｂ）に示す各ビット
データＡ1 ，Ａ2 ，……Ｚ2 ，Ｚ3 とともに、図９に示
す測定器１２と制御装置１３とからなる試験装置でもっ
て実施される。

【００２０】すなわち、測定器１２内には試験対象とな
る伝送装置１１ａ（１１ｂ）に対して各種の試験信号を
送出する試験信号発生部１２ａと、伝送装置１１ａから
の応答信号を受信してその妥当性を判定する測定部１２
ｂとで構成されている。そして、測定器１２の試験信号
発生部１２ａおよび測定部１２ｂは外部の制御装置１３
からの指令によって動作する。この制御装置１３と測定
器１２との間のデータや各種指令等の情報はＧＰ−ＩＢ
規格やＲＳ２３２Ｃ規格等のインタェースを介して実施
される。

【００２１】図１０は図９の試験装置の制御装置１３が
実施する試験処理を示す流れ図である。最初に、測定器
１２の試験信号発生回路１２ａに対して送信すべき試験
信号を指定する。続いて測定部１２ｂに対して測定開始
指令を送出する。そして、測定部１２ｂから試験信号に
対して応答信号のビットデータが送出されると、このビ
ットデータに対する妥当性を判断する。そして、全試験
項目の試験が終了するとこの伝送装置１１ａ（１１ｂ）
に対する全部の試験を終了する。

【００２２】

【発明が解決しようとする課題】しかしながら、図９お
よび図１０に示す試験装置においてもまだ次のような問
題があった。

【００２３】すなわち、前述したように、この試験装置
においては、伝送装置１１ａ，１１ｂに対して送出した
例えば図７に示す、正常信号(1) ，切替要求(3) ，…，
切替解除(6) に対する各応答(2) ，(4) ，(7) の各ビッ
トデータＫ1 ，Ｋ2 が正しいビットデータであるか否か
を調べることが可能である、しかし、前述したような同
期多重化伝送方式においては、データの伝送速度が図４
に示すように例えば１５６Ｍｂ／ｓと非常に高い。した
がって、上述したように正しいビットデータＫ1 ，Ｋ2
を有する応答信号が出力されることは勿論のこと、伝送
装置１１ａ．１１ｂの応答特性の確認も非常に重要な試
験項目となる。当然、図７において、伝送路の切替指令
が出力されてから実際に伝送路が切替わるまでの時間も
重要な試験項目となる。このような応答特性を簡単に検
証するには、試験信号を送出してから応答信号が出力さ
れるまでの時間を計測すればよい。

【００２４】しかし、図９に示す試験装置においては、
制御装置１３と測定器１２との間にはＧＰ−ＩＢ規格や
ＲＳ２３２Ｃ規格等のインタフェースを介して各種指令
やデータが伝送される。したがって、制御装置１３から
試験信号を指定して、測定指令を送出した時刻から測定
部１２ｂから応答信号のビットデータが転送されて来る
までの時間は、上述したインタフェースにおける処理時
間が含まれる。そして、この処理時間の割合が大きくな
るので、伝送装置１１ａ，１１ｂ自体の応答時間が正確
に測定できない問題がある。

【００２５】また、制御装置１３内における応答信号の
確認処理等はコンピュータによるソフト的手段で実施さ
れるので、迅速な結果が得られない。よって、連続して
多数の応答特性を調べる場合は前の応答特性に対する処
理が終了しないうちに次の応答信号が入力されて、対応
しきれない事態が発生する懸念がある。

【００２６】したがって、従来の試験装置においては、
実際問題として、応答特性を測定していなかった。

【００２７】本発明はこのような事情に鑑みてなされた
ものであり、切替制御信号に含まれるビットデータを検
出する手段や検出された検出ビットデータが目的とする
ビットデータであるか否かを判定する手段やカウンタ等
の応答特性を測定する各部材をハード回路で構成するこ
とによって、インタフェースを省略でき、伝送路の切替
所要時間を含めた正確な応答特性をほぼ実時間で測定で
きる伝送装置のＡＰＳ試験装置を提供することを目的と
する。

【００２８】

【課題を解決するための手段】上記課題を解消するため
に本発明は、伝送装置どうしを２系統の伝送路でもって
接続し、送信側から両方の伝送路へ同一デジタル信号を
送出し、受信側で一方の伝送路を選択してデジタル信号
を受信すると共に、選択された伝送路に異常が発生した
ときデジタル信号の先頭部分に組込まれた切替制御信号
によって他方の伝送路を選択する二重化伝送システムに
組込まれる伝送装置のＡＰＳ試験装置において、伝送装
置から出力されるデジタル信号に含まれる切替制御信号
のビットデータを検出する切替制御信号検出部と、予め
定められた第１および第２の特定ビットデータを記憶す
るビットデータメモリと、切替制御信号検出部にて検出
された検出ビットデータが第１の特定ビットデータに一
致すると一致信号を出力する比較器と、この比較器から
の一致信号出力時刻から所定待時間経過後に待時間終了
信号を出力する待時間回路と、この待時間終了信号に応
動して第２の特定ビットデータを有する切替制御信号を
伝送装置へ入力されるデジタル信号へ組込む切替制御信
号送出部と、待時間回路の待時間を可変設定する待時間
設定器とを備えたものである。

【００２９】また、別の発明のＡＰＳ試験装置において
は、伝送装置に対して選択された伝送路における異常発
生を模擬したエラー情報を送出するエラー情報送出部
と、伝送装置から出力されるデジタル信号に含まれる切
替制御信号のビットデータを検出する切替制御信号検出
部と、伝送路の切替えを指示する切替ビットデータを記
憶する切替ビットデータメモリと、切替制御信号検出部
にて検出された検出ビットデータが切替ビットデータに
一致すると一致信号を出力する比較器と、エラー情報送
出時刻から一致信号出力時刻までの経過時間を計時する
経過時間カウンタとが設けられている。

【００３０】さらに、別のＡＰＳ試験装置においては、
伝送装置から出力されるデジタル信号に含まれる切替制
御信号のビットデータを検出する切替制御信号検出部
と、伝送路の切替えを指示する第１の特定ビットデー
タ，および伝送路の切替え又は伝送路の名称変更を指定
する第２の特定ビットデータを記憶するビットデータメ
モリと、切替制御信号検出部にて検出された検出ビット
データが第１の特定ビットデータに一致すると第１の一
致信号を出力する第１の比較器と、切替制御信号検出部
にて検出された検出ビットデータが第２の特定ビットデ
ータに一致すると第２の一致信号を出力する第２の比較
器と、第１の一致信号出力時刻から第２のの一致信号出
力時刻までのでの経過時間を計時する経過時間カウンタ
とが備えられている。

【００３１】

【作用】このように構成された請求項１のＡＰＳ（Autm
atic Protection Switching ）試験装置は、このＡＰＳ
試験装置が試験対象となる伝送装置に対して伝送路を介
して接続される他方の伝送装置とみなして、試験対象の
伝送装置から出力された第１の特定切替制御信号に対応
する第２の特定切替制御信号が試験対象の伝送装置へ入
力されるが、この第２の特定切替制御信号の入力タイミ
ングを任意に設定可能にした試験装置である。

【００３２】すなわち、前記第１および第２の特定切替
制御信号を特定する第１，第２の特定ビットデータはビ
ットデータメモリに記憶されている。伝送装置から出力
されるデジタル信号の先頭部分に組込まれた切替制御信
号のビットデータは切替制御信号検出部で検出される。
そして、検出された検出ビットデータが第１の特定ビッ
トデータに一致すると、待時間設定器にて設定された待
時間経過後に第２の特定ビットデータを有する切替制御
信号がデジタル信号に組込まれて伝送装置へ送出され
る。すなわち、待時間を順次変更していくことによっ
て、試験装置における一つの制御信号を送出してから応
答信号が入力するまでの許容時間幅を測定できる。

【００３３】請求項２のＡＰＳ試験装置は、伝送路に異
常が発生した場合に、異常発生から実際の伝送路を切替
える切替要求が実際に出力されるまでの切替要求保護時
間を測定する機能を有した試験装置である。

【００３４】すなわち、エラー情報送出部から伝送装置
に対してエラー情報を送出し、経過時間カウンタを起動
する。そして、切替制御信号検出部にて検出されたビッ
トデータが切替ビットデータに一致すると経過時間カウ
ンタを停止させる。よって、経過時間カウンタによって
前記切替要求保護時間が測定される。

【００３５】また、請求項３のＡＰＳ試験装置は、伝送
路に異常が発生した場合に、伝送路の切替を指示する切
替制御信号が送出されてから、例えば異常状態が回復し
て、次の切替要求または伝送路の名称変更が出力される
までの経過時間を測定する機能を有した試験装置であ
る。

【００３６】すなわち、切替制御信号検出部にて検出さ
れたビットデータが切替を指定する第１の特定ビットデ
ータに一致した時刻から、同じく切替制御信号検出部に
て検出されたビットデータが伝送路の切替または名称変
更を指定する第２の特定ビットデータに一致する時刻ま
での経過時間が経過時間カウンタによって測定される。

【００３７】

【実施例】以下本発明の一実施例を図面を用いて説明す
る。

【００３８】図１は実施例の伝送装置のＡＰＳ試験装置
の概略構成を示すブロック図である。なお、試験対象と
しての二重化伝送システムに組込まれた伝送装置は図６
に示す各伝送装置１１ａ，１１ｂである。そして、各伝
送装置１１ａ，１１ｂ相互間において、図７に示す各種
の切替制御信号がヘッダー４部に組込まれたデジタル信
号が送受信される。

【００３９】伝送装置１１ａ（１１ｂ）から各伝送路９
ａ，９ｂへ出力される図５に示すフオーマットを有する
デジタル信号は切替制御信号検出部２１へ入力される。
この切替制御信号検出部２１は、図５に示すフオーマッ
トを有するデジタル信号のヘッダー４に含まれる切替制
御信号を構成するそれぞれ８桁構成の各ビットデータＫ
1 ，Ｋ2 を検出する。検出された各検出ビットデータＫ
1 ，Ｋ2 はバッファ２２を介して論理積回路２３の一方
の入力端子に印加される。この論理積回路２３の他方の
入力端子にはマスクメモリ２４に記憶されたマスクビッ
トＫ1a，Ｋ2aが常時印加されている。

【００４０】論理積回路２３は１６個の単位論理積回路
で構成されており、各各検出ビットデータＫ1 ，Ｋ2 の
合計１６個のデータはそれぞれ各マスクビットデータの
各データと論理積が取られる。したがって、検出ビット
データＫ1 ，Ｋ2 はこの論理積回路２３を通過すること
によって、マスクビットデータが指定した桁のビットデ
ータのみが抽出されてバッファ２６を介して比較器２７
の一方の入力端子へ入力される。

【００４１】前記マスクビットデータＫ1a，Ｋ2aは例え
は操作パネルに配設されたキーボード等のコード設定器
２５を用いて操作者によって設定される。したがって、
このマスクビットデータＫ1a，Ｋ2aを設定することによ
って、前記検出ビットデータＫ1 ，Ｋ2 を構成する合計
１６個のデータのうち次の比較器２７で比較対照する必
要のない桁のデータを予め排除することができる。すな
わち、これ以降の処理において、不必要なデータを検証
する必要がない。

【００４２】比較器２７の他方の入力端子にはビットデ
ータメモリ２８ａに予め前記コード設定器２５にて設定
された第１の特定ビットデータＫ1c，Ｋ2cが常時印加さ
れている。そして、比較器２７は論理積回路２３から出
力された不必要な桁のデータがマスクされた検出ビット
データＫ1b，Ｋ2bの各桁のデータと第１の特定ビットデ
ータＫ1c，Ｋ2cの各桁のデータとが完全に一致したとき
一致信号を次の待時間回路２９へ送出する。この待時間
回路２９は一致信号が入力した時刻から例えばキーボー
ド等の待時間設定器３０にて設定された待時間ＴＷが経
過すると待時間終了信号を次の切替制御信号送出部３１
へ印加する。

【００４３】切替制御信号送出部３１は、待時間終了信
号が入力されると、予め前記コード設定器２５でもって
ビットデータメモリ２８ｂに記憶されているそれぞれ８
桁の第２の特定ビットデータＫ1d，Ｋ2dを読出して伝送
装置１１ａ（１１ｂ）へ入力されるデジタル信号のヘッ
ダー４に切替制御信号として組込む。

【００４４】このように構成されたＡＰＳ試験装置にお
いて、一方のビットデータメモリ２８ａに例えば図７，
図８に示す切替要求(3) のビットデータのうちの不必要
な桁のデータをマスクしたビットデータを第１の特定ビ
ットデータＫ1c，Ｋ2cとして設定し、他方のビットデー
タメモリ２８ｂに例えば図７，図８に示す切替応答(4)
の全ビットデータを第２の特定ビットデータＫ1d，Ｋ2d
として設定する。

【００４５】すると、伝送装置１１ａ（１１ｂ）から出
力されるテジタル信号に含まれる切替制御信号が図７に
示す切替要求(3) になると、前述した待時間ＴＷ経過後
に、切替応答(4) の切替制御信号を含むデジル信号が伝
送装置１１ａ（１１ｂ）へ入力される。したがって、待
時間設定器３０にて待時間ＴＷの値を小さい時間から大
きい時間まで順番に変更していけば、伝送装置１１ａ
（１１ｂ）が切替要求(3) を送出した時刻ｔ₂から切替
応答(4) が入力する時刻ｔ₃までの許容時間幅が計測さ
れる。すなわち、待時間ＴＷが極端に短い場合や、極端
に長い場合は伝送装置１１ａ（１１ｂ）は応答しきれな
いので、エラーとなる。

【００４６】なお、ビットデータメモリ２８ａ，２８ｂ
に設定する第１，第２の特定ビットデータは切替応答
(3) と切替応答(4) との各ビットデータ以外にも、正常
信号(1)(2)のヒッドデータを設定することによって、両
方の信号相互間の時間遅れを任意に設定できる。すなわ
ち、伝送装置１１ａ，１１ｂにおける一つの切替制御信
号を送出してから応答信号が入力されるタイミングを任
意に変更することによって、伝送装置１１ａ，１１ｂの
応答特性を測定することが可能である。

【００４７】さらに、図１に示すＡＰＳ試験装置を構成
する切替制御信号検出部２１，各バッファ２２，２６，
論理積回路２３，比較器２７，ビットデータメモリ２８
ａ，２８ｂ，切替制御信号送出部３１はハード回路で構
成されている。また、ＧＰ−ＩＢ規格やＲＳ２３２Ｃ規
格等のインタフェースを用いていない。したがって、制
御装置を用いてソフト的手法によって検出ビットデータ
に対する判定処理を実行する従来試験装置に比較して、
処理所要時間をほぼ無視できる程度まで圧縮される。

【００４８】よって、前述した待時間ＴＷを正確に設定
できるので、正確な応答特性が得られる。

【００４９】図２は本発明の他の実施例に係わるＡＰＳ
試験装置の概略構成を示すブロック図である。図１の実
施例と同一部分には同一符号が付してある。したがっ
て、重複する部分の詳細説明は省略されている。

【００５０】この実施例装置においては、試験対象とし
ての伝送装置１１ａ（１１ｂ）に対して、現在選択中の
伝送路が異常発生したことを模擬するエラー情報として
のエラーコードＥがコード設定器２５からエラーコード
メモリ３２に設定される。また、図７，図８の切替要求
(3) を示す各ビットデータＫ1 ，Ｋ2 がマスクされた状
態で切替ビットデータＫ1e，Ｋ2eとして切替ビットデー
タメモリ３３に設定される。

【００５１】そして、測定開始トリガ手段３４からエラ
ー情報送出部３５へ測定開始指令が入力されると、エラ
ー情報送出部３５はエラーコードメモリ３２からエラー
コードＥを読出して伝送装置１１ａ（１１ｂ）へ入力さ
れるデジタル信号に組込む。エラー情報送出部３５はエ
ラーコードＥを送出すると同時に、経過時間カウンタ３
６に対して起動指令を送出する。この経過時間カウンタ
３６はエラー情報送出部３５から起動指令が入力すると
経過時間の計時を開始し、比較器２７から一致信号が入
力すると計時動作を停止する。そして、そのときの経過
時間Ｔｄを例えば液晶表示装置等の表示手段３７へ送出
する。

【００５２】このように構成されたＡＰＳ試験装置にお
いて、例えばキーボード等の測定開始トリガ手段３４を
介してエラー情報送出部３５を起動すると、エラーコー
ドＥが伝送装置１１ａ（１１ｂ）へ入力される。同時
に、経過時間カウンタ３６が経過時間Ｔの計時を開始す
る。よって、この伝送装置１１ａ（１１ｂ）は図７に示
すように、エラー検出時点から切替要求保護時間Ｔａ経
過後に切替要求(3) の切替制御信号を出力する。そし
て、切替要求(3) を含むデジタル信号が出力されると、
比較器２７から一致信号が出力される。その結果、経過
時間カウンタ３５の計時動作が停止して、この時点の経
過時間Ｔｄが表示手段３７に表示される。

【００５３】よって、観測者は測定された経過時間Ｔｄ
と予め設定されている切替要求保護時間Ｔａとの間の誤
差時間ΔＴを把握することが可能となる。すなわち、こ
の誤差時間ΔＴが所定の許容誤差範囲に入っているか否
かを調べる。

【００５４】このように、異常発生からこの異常発生に
対する対応処理が開始されるまでの時間を正確に測定す
ることが可能である。すなわち、伝送装置１１ａ（１１
ｂ）の一種の時間応答特性を評価できる。

【００５５】図３は本発明のさらに別の実施例に係わる
ＡＰＳ試験装置の概略構成を示すブロック図である。図
１の実施例と同一部分には同一符号が付してある。した
がって、重複する部分の詳細説明は省略されている。

【００５６】この実施例装置にいては、切替制御信号検
出部２１から出力されるデジタル信号に含まれる切替制
御信号の各ビットデータＫ1 ，Ｋ2 はバッファ２２を介
して各論理積回路２３，２３ａの一方の入力端子へ入力
される。各論理積回路２３，２３ａの他方の入力端子に
は各マスクメモリ２４，２４ａに設定されているマスク
ビットデータＫ1a，Ｋ2a、Ｋ1g，Ｋ2gが常時入力されて
いる。

【００５７】また、一方のビットデータメモリ３８には
伝送路９ａ，９ｂの切替を指示する例えば図７の切替要
求(3) の各ビットデータＫ1 ，Ｋ2 が第１の特定ビット
データＫ1i，Ｋ2iとして設定されている。そして、他方
のビットデータメモリ３８ｂには、伝送路の切替または
伝送路の名称変更を指示する図７の切替解除(6) の各ビ
ッドデータＫ1 ，Ｋ2 が第２の特定ビットデータＫ1j，
Ｋ2jとして設定されている。そして、各論理積回路２
３，２３ａから出力された検出ヒットデータＫ1b，Ｋ2
b、Ｋ1h，Ｋ2hはそれぞれハッファ２６，２６ａを介し
て第１，第２の比較器２７，２７ａの一方の入力端子へ
それぞれ入力される。この第１，第２の比較器２７，２
７ａの他方の入力端子には前記第１，第２の特定ビット
データＫ1i，Ｋ2i、Ｋ1j，Ｋ2jが印加される。

【００５８】経過時間カウンタ３６ｂは第１の比較器２
７の一致信号で起動し、第２の比較器２７ｂの一致信号
で停止する。そして、計測された経過時間Ｔｅは表示手
段３７に表示される。

【００５９】このように構成されたＡＰＳ試験装置にお
いて、伝送装置１１ａ（１１ｂ）から出力されるデジタ
ル信号に含まれる切替制御信号の検出ビットデータＫ1
，Ｋ2 が図７に示す切替要求(3) のビットデータに一
致すると、経過時間カウンタ３６ａが起動し、切替解除
(6) の各ビッドデータに一致すると停止する。すなわ
ち、切替要求(3) の出力時刻ｔ₂から切替解除(6) の出
力時刻ｔ₇までの経過時間Ｔｅが正確に計測される。言
い換えれば、故障が発生して、元に復旧するまでの時間
が測定される。

【００６０】

【発明の効果】以上説明したように本発明のＡＰＳ試験
装置によれば、切替制御信号に含まれるビットデータを
検出する切替制御信号検出部，比較回路，ビットデータ
メモリ，経過時間カウンタ等をハード回路で構成してい
る。したがって、デジタル信号から検出された切替制御
信号のビットデータが目的とするビットデータであるか
否かの判断や、信号出力相互間の時間差の測定をほぼ実
時間で正しく測定できる。よって、インタフェースを用
いてソフト的にビットデータの妥当性のみを測定してい
た従来試験装置に比較して、測定対象である伝送装置の
応答特性も確実に測定でき、伝送装置の特性をより他方
面から詳細に測定できる。

【図面の簡単な説明】

【図１】本発明の一実施例に係わるＡＳＰ試験装置の
概略構成を示すブロック図、

【図２】本発明の他の実施例に係わるＡＳＰ試験装置
の概略構成を示すブロック図、

【図３】本発明のさらに別の実施例に係わるＡＳＰ試
験装置の概略構成を示すブロック図、

【図４】一般的な同期多重化伝送方式の信号多重化手
順を示す模式図、

【図５】同方式に採用されるインタフェースのフレー
ム構成図、

【図６】一般的な二重化伝送システムを示す模式図、

【図７】同システムにおける切替制御信号の送受信を
示すシーケンス図、

【図８】同システムにおける各切替制御信号のビット
データを示す図、

【図９】従来の試験装置と伝送装置との接続関係を示
す図、

【図１０】同従来装置における制御装置の動作を示す
流れ図。

【符号の説明】

９ａ，９ｂ…伝送路、１１ａ，１１ｂ…伝送装置、２１
…切替制御信号検出部、２３，２３ａ…論理積回路、２
４，２４ａ…マスクメモリ、２５…コード設定器、２
７，２７ａ…比較器、２８ａ，２８ｂ，２８ｃ，３８，
３８ａ…ビットデータメモリ、３０…待時間設定器、３
１…切替制御信号送出部、３３…切替ビットデータメモ
リ、３４…測定開始トリガ手段、３５…エラー情報送出
部、３６，３６ａ…経過時間カウンタ、３７…表示手
段。

Claims

(57)【特許請求の範囲】

【請求項１】伝送装置(11a,11b) どうしを２系統の伝
送路(9a,9b) でもって接続し、送信側から両方の伝送路
へ同一デジタル信号を送出し、受信側で一方の伝送路を
選択して前記デジタル信号を受信すると共に、前記選択
された伝送路に異常が発生したとき前記デジタル信号の
先頭部分に組込まれた切替制御信号によって他方の伝送
路を選択する二重化伝送システムに組込まれる伝送装置
のＡＰＳ試験装置において、前記伝送装置から出力されるデジタル信号に含まれる切
替制御信号のビットデータを検出する切替制御信号検出
部(21)と、予め定められた第１および第２の特定ビット
データを記憶するビットデータメモリ(28a,28b) と、前
記切替制御信号検出部にて検出された検出ビットデータ
が前記第１の特定ビットデータに一致すると一致信号を
出力する比較器(27)と、この比較器からの一致信号出力
時刻から所定待時間経過後に待時間終了信号を出力する
待時間回路(29)と、この待時間終了信号に応動して前記
第２の特定ビットデータを有する切替制御信号を前記伝
送装置へ入力されるデジタル信号へ組込む切替制御信号
送出部(31)と、前記待時間回路の待時間を可変設定する
待時間設定器(30)とを備えた伝送装置のＡＰＳ試験装
置。
【請求項２】伝送装置どうしを２系統の伝送路でもっ
て接続し、送信側から両方の伝送路へ同一デジタル信号
を送出し、受信側で一方の伝送路を選択して前記デジタ
ル信号を受信すると共に、前記選択された伝送路に異常
が発生したとき前記デジタル信号の先頭部分に組込まれ
た切替制御信号によって他方の伝送路を選択する二重化
伝送システムに組込まれる伝送装置のＡＰＳ試験装置に
おいて、前記伝送装置に対して選択された伝送路における異常発
生を模擬したエラー情報を送出するエラー情報送出部(3
5)と、前記伝送装置から出力されるデジタル信号に含ま
れる切替制御信号のビットデータを検出する切替制御信
号検出部(21)と、伝送路の切替えを指示する切替ビット
データを記憶する切替ビットデータメモリ(33)と、前記
切替制御信号検出部にて検出された検出ビットデータが
前記切替ビットデータに一致すると一致信号を出力する
比較器(27)と、前記エラー情報送出時刻から前記一致信
号出力時刻までの経過時間を計時する経過時間カウンタ
(36)とを備えた被測定伝送装置のＡＰＳ試験装置。
【請求項３】伝送装置どうしを２系統の伝送路でもっ
て接続し、送信側から両方の伝送路へ同一デジタル信号
を送出し、受信側で一方の伝送路を選択して前記デジタ
ル信号を受信すると共に、前記選択された伝送路に異常
が発生したとき前記デジタル信号の先頭部分に組込まれ
た切替制御信号によって他方の伝送路を選択する二重化
伝送システムに組込まれる伝送装置のＡＰＳ試験装置に
おいて、前記伝送装置から出力されるデジタル信号に含まれる切
替制御信号のビットデータを検出する切替制御信号検出
部(21)と、前記伝送路の切替えを指示する第１の特定ビ
ットデータ，および前記伝送路の切替え又は伝送路の名
称変更を指定する第２の特定ビットデータを記憶するビ
ットデータメモリ(38,38a)と、前記切替制御信号検出部
にて検出された検出ビットデータが前記第１の特定ビッ
トデータに一致すると第１の一致信号を出力する第１の
比較器(27)と、前記切替制御信号検出部にて検出された
検出ビットデータが前記第２の特定ビットデータに一致
すると第２の一致信号を出力する第２の比較器(27a)
と、前記第１の一致信号出力時刻から前記第２のの一致
信号出力時刻までのでの経過時間を計時する経過時間カ
ウンタ(36a) とを備えた伝送装置のＡＰＳ試験装置。