JPH04157842A

JPH04157842A - Ａｔｍスイッチのパス試験方式

Info

Publication number: JPH04157842A
Application number: JP2283043A
Authority: JP
Inventors: Shuji Yoshimura; 吉村　修二; Satoru Kakuma; 加久間　哲; Masami Murayama; 雅美村山
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1990-10-20
Filing date: 1990-10-20
Publication date: 1992-05-29
Anticipated expiration: 2015-08-07
Also published as: JP3074570B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕ＡＴＭスイッチのパス試験方式に関し、ＡＴＭスイッチ
のパス試験を少ないハードウェア及びソフトウェアによ
り行うことを可能にすることを目的とし、他局とのインターフェースを行っている複数のトランク
と、該複数のトランクを介して入線と出線との間でヘッ
ダとデータ部からなるセル単位に交換を行うＡＴＭスイ
ッチを備えたＡＴＭ交換装置において、該ＡＴＭスイッ
チ内のパスの試験を行うため試験セルを発生する試験セ
ル発生トランクを設け、該試験セルのヘッダ部に試験セ
ルである旨を表示する試験セル表示ビットを含ませ、該
複数のトランクの各々には、該ＡＴＭスイッチを介して
送られてくる該試験セル内の該試験セル表示ビットを検
出したときに該試験セルを該試験を行いたいルートに折
り返す手段を設けるように構成する。

〔産業上の利用分野］本発明はＡＴＭ交換スイッチのパス試験方式に関する。

ＡＴＭ交換機は、セルと呼ばれる固定長のデータを一単
位としてセルフルーティングモジュールＳ　ＲＭ　（Ｓ
ｅｌｆ　Ｒｏｕｔ１ｎｇ　Ｍｏｄｕｌｅ）を複数段組合
せたマルチステージセルフルーティングＭＳＳＲ（Ｍｕ
ｌｔｉ−Ｓｔａｇｅ　５ｅｌｆ　Ｒｏｕｔ１ｎｇ）の方
式により構成されている。

このＡＴＭ交換機の概略構成を第９図によって説明する
。

第９図において、９１は他局とのインターフェースを行
っている複数のトランク、９２は複数のトランク９１の
出力信号を多重化するマルチプレクサ、９３は上記ＭＳ
ＳＲ方弐により入出力の交換動作をするのＡＴＭスイッ
チ、９４はＡＴＭスイッチの多重化出力を各トランクに
分配するデマルチプレクサ、９５はＡＴＭスイッチ９３
内で制御信号を分配するインタフェースＳＲＤ（Ｓｉｇ
ｎａｌｌ１ｎｇ　Ｒｏｕｔｅ　Ｄｉｓｔｒｉｂｕｔｅｒ
）　、９６はＡＴＭスイッチ９３を制御する中央処理装
置ＣＰである。

ＡＴＭスイッチ９３は、第１Ｏ図に示すように、７１１
８段のセルフルーティングモジュールＳＲＭで構成され
ている。第１０図の例では、４×４のＳＲＭを１単位と
してＳＲＭＯ，ＳＲＭＩ、及びＳＲＭ２の３段構成でＡ
ＴＭスイッチが構成されている。この場合、任意の入カ
ポインドから任意の出カポインドまでのルートは合計１
６通りある。

〔従来の技術〕

ＡＴＭ交換装置そのものが新しい技術なので、従来はＡ
ＴＭスイッチのパス試験方式は未だに提案されていない
。通常の技術では、ＡＴＭスイッチのパス試験を行うた
めには、複数のトランクの各々に対応して試験セル発生
及び受信手段を設けることが考えられる。

〔発明が解決しようとする課題］上記通常の技術により複数のトランクの各々に対応して
試験セル発生及び受信手段を設けると、ハードウェア及
びソフトウェアが膨大となり、システム価格が高くなる
という問題がある。

本発明の目的は、ＡＴＭスイッチのパス試験を少ないハ
ードウェア及びソフトウェアにより行うことを可能にす
ることにある。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図である。同図において
、１１〜１ｎは他局とのインタフェースを行う複数のト
ランク、２はＡＴＭスイッチ、３は本発明により設けら
れた試験セル発生トランク、４は試験セル発生トランク
３がら出力される試験セル、５は試験セル４内の試験セ
ルである旨を表示する試験セル表示ビット、６は試験を
行いたいルートを示すルート選択情報である。

複数のトランク１１〜１ｎの各々には、ＡＴＭスイッチ
２を介して送られてくる試験セル４内の試験セル表示ビ
ットを検出したときに試験セルを試験を行いたいルート
に折り返す折り返し手段７が設けられている。

（作　用］試験セル発生トランク３は、試験セルであることを表示
する試験セル表示ヒソ］・５をヘンダ部に含ませ、どの
ルートを試験したいかを示すルート選択情報とをデータ
部に含ませた試験セルを発生する。この試験セルを受信
したトランクは、試験セル表示ビットを検出すると、ル
ート選択情報にしたがって試験セルを該当ルートに折り
返す。そして、折り返された試験セルがもとの試験セル
発生トランクに戻ってくるかどうかにより、上記ルート
が正常か否かをチエツクすることができる。

〔実施例］第２図は本発明の実施例によるＡＴＭ交換装置の構成を
示すブロック図である。同図において、２１１〜２１ｎ
及び２２１、・・・は通常のトランク、２３は試験セル
発生トランク、２４１及び２４２はマルチプレクサ、２
５はＡＴＭスイッチ、２６１及び２６２はデマルチプレ
クサ、２７は中央処理装置（ｃｐ）である。

本発明の課題は、マルチプレクサ２４１及び２４２、デ
マルチプレクサ２６１及び２６２を含めたＡＴＭスイッ
チ内のルートの試験をいかにして実現するか、にあり、
以下第２図によって本発明の方式の概略を説明する。

トランク２１１〜２１ｎ及び２２１〜２２ｍの外側つま
り他局とこのＡＴＭ交換装置との間は、例えば５ＯＮＥ
Ｔ等の局間の規定に従った伝送路のフォーマットで信号
が伝送されており、各トランクは伝送路上の信号からセ
ルを抽出してマルチプレクサ２４１または２４２を介し
てＡＴＭスイッチ２５に送出する。ＡＴＭスイッチ２５
によりスイッチングされたセルはデマルチプレクサ２６
１又は２６２を介して対応するトランクに送られ、その
トランクから伝送路上に送出される。

この入りトランクから出トランクまでのルートは、ＡＴ
Ｍスイッチの規模によって複数あり、それらのルートの
選択はマルチプレクサ２４１または２４２の入口で付加
されるタグ（ＴＡＧ）によって決定される。

本発明により、試験セル発生トランク２３は、通常のト
ランク２１１〜２Ｉｎ、２２１〜２２ｍと同様に、交換
機制御を行う制御ソフトウェアとメンテナンス上のイン
タフェースＭＳＤ（Ｍａ１ｎｔｅｎａｎｃｅ　Ｄｉｓｔ
ｒｉｂｕｔｅｒ）　、Ｍ　Ｓ　ＣＮ（Ｍａ１ｎｔｅｎａ
ｎｃｅ　５ｃａｎｎｅｒ））をもち、中央処理装置（Ｃ
Ｐ）２７内のソフトウェアによりパスの試験を行う指示
とともに被試験トランクのトランク番号、ＡＴＭスイッ
チ２５上のルート番号（４×４の場合０〜１５の１つ）
をもらう。

試験セル発生トランク２３は、パス試験の指示及びトラ
ンク番号とルート番号を中央処理装置２７から受けると
、セルのヘッダ部の所定の位置に設けた試験セル表示ピ
ントをオンにし、データ部に所定の試験パターンと試験
したいルートを示すタグ情報とを載せ、且つ、試験した
いルートの最初のトランクの番号を示す情報であるタグ
を含む試験セルを発生する。この試験セルが、タグにし
たがって、例えば被試験トランクであるトランク２１１
に送出されると、被試験トランク２１１では試験セル中
のヘッダ部を監視しており、その中の試験セル表示ビッ
トがオンになっていることを検出すると、試験セルが入
力されたと判別してその試験セルをＡ　Ｉ”　Ｍスイッ
チ２５の入り側のラインに折り返す。この折り返しの際
に、マルチプレクサ２４１では、試験セルのデータ部の
所定位置にあるタグ情報をタグに置き換える。折り返さ
れた試験セルは、置き換えられたタグにしたがって、試
験したいルートの次のトランク、例えば２１ｎに送出さ
れる。以下、同様にして、最終的に、試験セルは、試験
セル発生トランク２３に戻される。

試験セル発生トランク２３で、試験セルが返送された事
及びデータの中身が送出前のデータと一敗しているかど
うかを検出することにより、上記試験したいルートが正
常かどうかが確認できる。

第２図の例では、試験セルの通過経路は■から０の順で
ある。

尚、第２図において、図解の便宜上、トランク２１１〜
２１　ｎ及び２２１〜２２ｍの各々は、他局からの信号
の受信トランクと他局への送信トランクとを別々に図示
しであるが、実際には受信トランクと送信トランクとは
同一トランク内の受信部及び送信部として構成できる。

また、試験セル発生トランク２３も、送信部と受信部で
別々に図示しであるが、実際には同一物で構成できる。

第３図は本発明の実施例による試験セル発生トランクの
構成を示すブロック図である。同図において、３１はＡ
ＴＭスイッチの試験を行いたいときに中央処理装置（Ｃ
Ｐ）２７からソフトウェアにより設定される試験のため
の情報を受信するＭＳＤ（Ｍａ１ｎｔｅｎａｎｃｅ　Ｓ
ｉｇｎａｌ　Ｄｉｓｔｒｉｂｕｔｅｒ）受信部、３２は
ＭＳＤ受信部３１から試験ルートの最初のトランクの番
号とその次のトランク番号と試験を行いたいルート番号
とを受は取ってタグデータを発生するタグデータ発生部
、３３は試験パターン生成部、３４はタグデータ発生部
３２からのタグデータと試験パターンとに基づいて試験
セルのデータを生成する試験セルデータ生成部、３５は
デマルチプレクサからデータと試験パターン生成部３３
からのデータとが一致するかどうかを検出する一致検出
部、３６は一致検出部３５における比較結果を格納する
Ｍ　Ｓ　ＣＮ　（Ｍａ１ｎｔｅｎａｎｃｅ　５ｃａｎｎ
ｅｒ）レジスタである。

マルチプレクサ及びデマルチプレクサとＡＴＭスイッチ
２５の試験を行いたい場合、試験セル発生トランク２３
内のＭＳＤ受信部３１はＣＰ２７からソフトウェアによ
って被試験トランクＡ（例えばトランク２１１）、Ｂ（
例えばトランク２１ｎ）及びＡからＢへのＡＴＭスイッ
チ２５内のルート番号を受信する。これらのデータに基
づいてタグデータ発生部３２は、試験セル発生トランク
２３からトランクＡへのルートのタグ、トランクＡから
トランクＢへのルートのタグ、トランクＢから試験セル
発生トランク２３へのルートのタグの３ルートのタグを
生成し、最初に、試験セル発生トランク２３からトラン
クＡへのルートのタグを正式のタグとし、他のタグは試
験セルのデータの一部として試験パターンとともに試験
セルデータとしてセル化する。

試験を行いたいルートが正常である場合の動作を以下に
説明する。

試験セルデータに上記正式のタグを付加して試験セルは
、マルチプレクサ２４２、ＡＴＭスイッチ２５及びデマ
ルチプレクサ２６１を介して被試験トランクの一つであ
るトランクＡ（例えばトランク２１１）に送られる。

トランクＡでは、試験セルを受は取ると、これを他局に
転送するのではなくて、ＡＴＭスイッチ側に折り返す。

折り返された試験セルのタグは、マルチプレクサにおい
て、試験セル発生トランク２３からトランクＡへのルー
トのタグからトランクＡからトランクＢへのルートのタ
グに変更され、その変更されたタグにしたがって、マル
チプレクサ、ＡＴＭスイッチ及びデマルチプレクサを介
して被試験トランクＢ（例えばトランク２１ｎ）に送ら
れる。

トランクＢでは、試験セルを受は取ると、同じくこれを
他局に転送するのではなくて、ＡＴＭスイッチ側に折り
返す。折り返された試験セルは、マルチプレクサにおい
て、トランクＡからトランクＢへのルートのタグをトラ
ンクＢから試験セル発生トランク２３へのルートのタグ
に変更して、その変更されたタグにしたがって、マルチ
ブレクす、ＡＴＭスイッチ及びデマルチプレクサを介し
てを介して試験セル発生トランク２３に戻される。

試験セル発生トランク２３では、トランクＡ、トランク
Ｂ及びＡＴＭスイッチ２５を経由してきた試験セルデー
タが、試験セルデータ生成部３３により生成された試験
データと一致検出部３５において比較され、−敗してい
れば、ＡＴＭスイッチ２５を含む被試験ルートが正常で
あることが確認でき、また、試験セルが返送されて来た
事実によりタグルートの正常性も確認出来る。

この試験の結果は、ＭＳＣＮレジスタ３６に格納され、
ソフトウェアにより定期的に監視して表示される。

第４図は本発明の実施例におけるルー１番号の説明図で
ある。ＡＴＭスイッチ２５が例えば４×４のＳＲＭの３
段構成である場合、図示の如くルート番号としては■〜
■の１６通りがある。試験を行いたいルートの番号は、
ソフトウェアによってＣＰ２７により設定される。

第５図は本発明の実施例による被試験トランクの折り返
し部の構成を示すブロック図である。同図において、５
１は試験セル抽出部、５２は５ＯＮＥＴのフレームから
セルのみのフォーマットに変換する伝送路−スイッチイ
ンタフェース回路（ＳＳ１．ＮＦ）、５３はタイミング
発生器（ＴＭ（１；）、５４はタイミング発生器５３か
らのクロック信号に応じて試験セル抽出１１５１の出力
または伝送路−スイッチインタフェース回路５２の出力
を選択出力する切替え回路である。

試験セル抽出部５１は、ＡＴＭスイッチ２５から受は取
るセルのヘッダ中に試験セル表示ビットがあるかどうか
を監視しており、試験セル表示ビットがオンになってい
ると、そのセルを抽出して格納する。

一方、伝送路−スイッチインタフェース５２は他局から
伝送路を介して転送されてきた５ＯＮＥＴのフレーム中
のデータ部のみを抽出し、５ＯＨ（Ｓｅｃｔｉｏｎ　０
ｖｅｒ　）ｌｅａｄ）及びＰ　ＯＨ（Ｐａｔｈ　０ｖｅ
ｒ　１（ｅｎｄ）といったヘッダ部は抽出しない。した
がって、ＳＯＨ及びＰＯＨの分が空き時間となる。その
空き時間をタイミング発生器５３で検出し、試験セル抽
出部５１に格納されている試験セルを上記空き時間中に
切替え回路５４からＡＴＭスイッチ２５に出力する。こ
れにより、試験セル以外の通常のセルの交換動作中であ
っても、ＡＴＭスイッチのパス試験を行うことができる
。

第６図は本発明の実施例によるマルチプレクサ内のタグ
操作部の構成を示すブロック図である。

同図において、６１はトランクから折り返されたセル中
の試験セル表示ビットを検出する試験セル表示ビット検
出部、６２は試験セルの検出時に切り換え信号を発生す
るタイミングジェネレータ、６３はＶＣＩ変換テーブル
、６４及び６５は切り換えスイッチである。

■ＣＩ変換テーブル６３はソフトウェアによって書き換
え可能なテーブルで、ソフトウェアが割りつけたＶＣＩ
のセルをどの出線に出力すべきか及びＡＴＭスイッチ２
５内部のバッファの使用率等にしたがってタグを計算し
設定する。そして、そのテーブルのデータがタグとなっ
てＡＴＭスイッチ内部のルートを決定する。

ところが、トランクから試験セルが折り返されて来た場
合は、タグのデータは前述の如くその試験セルのデータ
の一部に格納されている。そこで、マルチプレクサ内の
試験セル表示ビット検出部６１により試験セルが来た旨
が確認されると、タイミングジェネレータ６２から切り
換え信号が切り換えスイッチ６４及び６５に与えられ、
それにより■ＣＣ変換テーブル６３からのデータに代え
て試験セルのデータが切り換えスイッチ６４から出力さ
れ、■ＣＣ変換テーブル６３からのタグに代えて試験セ
ル内のデータ部にあるタグが切り換えスイッチ６５から
出力される。

第７図は本発明の実施例における伝送路のフォーマット
を示す図である。この例では、伝送路のフォーマットと
して、５ＯＮＥＴ　５ＴＳ−３ｃが示されている。この
場合、１フレームは２７０ハイド×９列であり、そのう
ち９ハイド×９列のＳ　ＯＨ（ＳｅｃｔｉｏｎＯｖｅｒ
ｈｅａｄ）及びＬ　ＯＨ（Ｌ１ｎｅ　０ｖｅｒｈｅａｄ
）と１ハイド×９列のＰ　ＯＨ（Ｐａｔｈ　０ｖｅｒｈ
ｅａｄ）を除く２６０バイト×９列に５３バイトのセル
が詰められて送受信される。前述の如く、ＡＴＭスイッ
チ２５に入力される際には、ＳＯＨ，ＰＯＨ，ＬＯＨ等
のヘッダ部は除去されるので、そのヘッダ部に相当する
空き時間に試験セルを流すことにより、通常のセルの伝
送中であってもＡＴＭスイッチのパス試験が可能となる
。

第８図は本発明の実施例におけるセルのフォーマットの
変換の説明図である。伝送路上の５３バイトのセルのフ
ォーマットとしては、Ｕ　Ｎ　ｌ　（ＬｌｓｅｒＮｏｄ
ｅ　Ｉｎｔｅｒｆａｃｅ）及びＮ　Ｎ　ｉ　（Ｎｅｔｗ
ｏｒｋ　ＮｏｄｅＩｎ　ｔｅｒｆａｃｅ）の規定のフォ
ーマットがある。ＵＮＩにおいて、データ部を除くへン
ダ部はＧＦＣ（Ｇｅｎｅｒｉｃ　Ｆｌｏｔｎ　Ｃｏｎｔ
ｒｏｌ）、Ｖ　Ｐ　ｌ　（Ｖｉｒｔｕａｌ　ＰａｔｈＩ
ｄｅｎｔｉｆｉｅｒ）　、Ｖ　Ｃｌ　（Ｖｅｒｔｕａｌ
　Ｃｈａｎｎｅｌ　Ｉｄｅｎｔｉｆｉｅｒ）、ＨＥ　Ｃ
（１−１ｅａｄｅｒ　Ｅｒｒｏｒ　Ｃｏｎｔｒｏｌ）、
Ｐ　Ｔ　（ＰａｙｌｏａｄＴｙｐｅ）　、ＲＥ（Ｒｅｓ
ｅｒｖｅ）　、ＣＬ　（Ｃｅｌｌ　Ｌｏｓｓ　Ｐｒ１ｏ
ｒｉｔｙ）からなっている。また、ＮＮＩにおけるヘッ
ダ部はＶ　Ｐ　Ｉ　（Ｖｉｒｔｕａｌ　Ｐａｔｈ　Ｉｄ
ｅｎｔｉｆｉＰｒ）　、Ｖ　Ｃ１（Ｖｅｒｔｕａｌ　　
Ｃｈａｎｎｅｌ　　Ｉｄｅｎｔｉｆｉｅｒ）　、　　ト
Ｉ　　Ｅ　　Ｃ（Ｈｅａｄｅｒ（１日）Ｅｒｒｏｒ　Ｃｏｎｔｒｏｌ）、Ｐ　Ｔ　（Ｐａｙｌｏ
ａｄ　Ｔｙｐｅ）、ＲＥ（Ｒｅｓｅｒｖｅ）　、ＣＬ　
（Ｃｅｌｌ　Ｌｏｓｓ　Ｐｒ１ｏｒｊｔｙ）からなって
いる。この伝送路上のフォーマットは、ＡＴＭスイッチ
２５に入力する際には、同図下部に示すフォーマットに
変換される。即ち、ヘッダ部としては、タグとＶＰＩ及
び■ＣＩと、ＰＴＳＲＥ。

ＣＬのみであり、ＨＥＣはカットされて、２７バイト×
１６ビツトのフォーマットに変換される。

本発明の実施例においては、通常のセルも試験セルも第
８図下部に示したフォーマットでＡＴＭスイッチ２５に
入力されるが、試験セルのヘッダ部には試験セル表示ビ
ットが設けられ、データ部には試験を行いたいルートを
指定するタグ情報を挿入する。

〔発明の効果〕

以上の説明から明らかなように、本発明によれば、ＡＴ
Ｍ交換装置において、ＡＴＭスイッチ、マルチプレクサ
、デマルチプレクサ、及びトランクを通るルートの試験
を行うにあたって、試験セルの発生、ルート選択用タグ
の発生、及びデータのチエツク機能を一つの専用トラン
クに持たせ、各トランクにおいては折り返し手段のみを
設けた事により、回路の削減及びソフトウェアの処理の
軽減が可能になる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の実施例によるＡＴＭ交換装置の構成を
示すブロック図、第３図は本発明の実施例による試験セル発生トランクの
構成を示すブロック図、第４図は本発明の実施例におけるルート蛮行の説明図、第５図は本発明の実施例による被試験トランクの折り返
し部を示すブロック図、第６図は本発明の実施例によるマルチプレクサ内タグ操
作部のブロック図、第７図は本発明の実施例における伝送路のフォーマット
を示す図、第８図は本発明の実施例におけるセルフオーマットの変
換の説明図、第９図は本発明の背景となるＡＴＭ交換装置を示すブロ
ック図、第１０図はＡＴＭスイッチ（ＭＳＳＲ）の構成を示す図
である。図において、１１〜１ｎはトランク、２はＡＴＭスイッチ、３は試験セル発生トランク、４は試験セル、５は試験セル表示ビット、６はルート選択情報である。折り返し手段本発明の原理ブロック図・−作１　図ｉへ ≠ ＝３６６− ＼　　　　　　　　　　　【マ　　　　　　　　　　　　ベにＭＳＳＲの構成第１０図

Claims

【特許請求の範囲】１、他局とのインターフェースを行う複数のトランク（
１１〜１ｎ）と、該複数のトランクを介して入線と出線
との間でヘッダとデータ部からなるセル単位に交換を行
うＡＴＭスイッチ（２）を備えたＡＴＭ交換装置におい
て、該ＡＴＭスイッチ内のパスの試験を行うための試験セル
を発生する試験セル発生トランク（３）を設け、該試験セル（４）のヘッダ部に試験セルである旨を表示
する試験セル表示ビット（５）を含ませ、該複数のトラ
ンクの各々には、該ＡＴＭスイッチを介して送られてく
る該試験セル内の該試験セル表示ビットを検出したとき
に該試験セルを該試験を行いたいルートに折り返す手段
（７）を設けたことを特徴とするＡＴＭスイッチのパス
試験方式。２、該試験セルのデータ部に試験を行いたいルートを示
すルート選択情報（６）を含ませ、該試験セル内の該試
験セル表示ビットを検出したときに該ルート選択情報を
該試験セルのヘッダにタグとして置き換える手段をさら
に具備する請求項の１に記載のＡＴＭスイッチのパス試
験方式。３、該複数のトランクの各々は、該入力ハイウェイから
の通常のセルからデータ部のみを抽出して生じた空き時
間内に該試験セルを該ＡＴＭスイッチに折り返す手段を
備えた、請求項の１に記載のＡＴＭスイッチのパス試験
方式。４、該試験セル発生トランクは、試験セルのヘッダに試
験を行いたいルートの最初のトランクを宛先とする情報
を含ませる手段を備えた、請求項の１に記載のＡＴＭス
イッチのパス試験方式。