JPH06244682A - ラッチ回路 - Google Patents
ラッチ回路Info
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- JPH06244682A JPH06244682A JP50A JP3050193A JPH06244682A JP H06244682 A JPH06244682 A JP H06244682A JP 50 A JP50 A JP 50A JP 3050193 A JP3050193 A JP 3050193A JP H06244682 A JPH06244682 A JP H06244682A
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- 238000010586 diagram Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Abstract
(57)【要約】
【目的】 電源系統からのノイズによる影響を受け難い
ラッチ回路を提供する。 【構成】 ツェナー電圧（ＺＤ）を用いて定電流源
（Ｓ）の出力電流値（Ｉref）を安定化してラッチ論理
回路のトランジスタ（Ｑ1 ，Ｑ2 ，Ｑ3 ）のコレクタ電
流を一定に維持すると共に、トランジスタ（Ｑ2 ，
Ｑ3 ）のベース回路に抵抗、ダイオード等の電圧降下素
子（Ｒ11，Ｒ12，Ｄ1 ）を挿入してトランジスタが導通
を維持する範囲を広げる構成としている。 【効果】 電源電流を増やさずとも、電源系統からのノ
イズに影響を受けにくいラッチ回路が得られる。
ラッチ回路を提供する。 【構成】 ツェナー電圧（ＺＤ）を用いて定電流源
（Ｓ）の出力電流値（Ｉref）を安定化してラッチ論理
回路のトランジスタ（Ｑ1 ，Ｑ2 ，Ｑ3 ）のコレクタ電
流を一定に維持すると共に、トランジスタ（Ｑ2 ，
Ｑ3 ）のベース回路に抵抗、ダイオード等の電圧降下素
子（Ｒ11，Ｒ12，Ｄ1 ）を挿入してトランジスタが導通
を維持する範囲を広げる構成としている。 【効果】 電源電流を増やさずとも、電源系統からのノ
イズに影響を受けにくいラッチ回路が得られる。
Description
【０００１】
【産業上の利用分野】本発明は、ラッチ回路に関し、特
に、電源ノイズ対策を施したラッチ回路に関する。
に、電源ノイズ対策を施したラッチ回路に関する。
【０００２】
【従来の技術】図３は、従来のラッチ回路の例を示して
おり、ラッチ論理回路がトランジスタＱ1 〜Ｑ3 によっ
て形成されている。このラッチ論理回路の保持値をリセ
ットするリセット回路がトランジスタＱ4 、Ｑ8 及び抵
抗Ｒ1 、Ｒ2 によって形成される。また、電流源Ｓから
ラッチ論理回路を動作させる電流Ｉref がトランジスタ
Ｑ5 〜Ｑ7 からなる電流ミラー回路によって与えられて
いる。トランジスタＱ1 〜Ｑ4 はマルチコレクタであ
り、トランジスタＱ1 、Ｑ2 及びＱ4 は２つのコレクタ
を、トランジスタＱ3 は３つのコレクタを備える。トラ
ンジスタＱ1 〜Ｑ4 各々のエミッタは電源ＶCCに接続さ
れる。トランジスタＱ1〜Ｑ4 各々の第１コレクタは各
々のベースに接続され、トランジスタＱ1 〜Ｑ4のベー
ス・エミッタ間にダイオードによる電圧降下ＶF を与え
る。
おり、ラッチ論理回路がトランジスタＱ1 〜Ｑ3 によっ
て形成されている。このラッチ論理回路の保持値をリセ
ットするリセット回路がトランジスタＱ4 、Ｑ8 及び抵
抗Ｒ1 、Ｒ2 によって形成される。また、電流源Ｓから
ラッチ論理回路を動作させる電流Ｉref がトランジスタ
Ｑ5 〜Ｑ7 からなる電流ミラー回路によって与えられて
いる。トランジスタＱ1 〜Ｑ4 はマルチコレクタであ
り、トランジスタＱ1 、Ｑ2 及びＱ4 は２つのコレクタ
を、トランジスタＱ3 は３つのコレクタを備える。トラ
ンジスタＱ1 〜Ｑ4 各々のエミッタは電源ＶCCに接続さ
れる。トランジスタＱ1〜Ｑ4 各々の第１コレクタは各
々のベースに接続され、トランジスタＱ1 〜Ｑ4のベー
ス・エミッタ間にダイオードによる電圧降下ＶF を与え
る。
【０００３】ラッチ論理回路のトランジスタＱ1 のベー
スはセット入力端子に接続され、その第２コレクタはト
ランジスタＱ2 のベース及びトランジスタＱ3 の第２コ
レクタに接続される。トランジスタＱ2 の第２コレクタ
はトランジスタＱ3 のベース及びリセット回路のトラン
ジスタＱ4 の第２コレクタに接続される。トランジスタ
Ｑ3 の第３コレクタは出力端子を介して次段論理回路の
入力インピーダンスである負荷ＲL に接続される。電流
源Ｓは回路電源ＶCCによって動作し、一定電流Ｉref を
発生し、電流ミラー回路のトランジスタＱ5 のコレクタ
に供給する。トランジスタＱ5 と協働するトランジスタ
Ｑ6 及びＱ7 の各コレクタは、夫々トランジスタＱ1 及
びＱ3 の第２コレクタ同士の接続点Ｐ1 、トランジスタ
Ｑ2 及びＱ4 の第２コレクタ同士の接続点Ｐ2 に接続さ
れ、電流Ｉref を供給する。電源ＶCC及び接地間には抵
抗Ｒ1 、抵抗Ｒ2 及びトランジスタＱ8 が直列に接続さ
れており、ベースへのリセット入力によってトランジス
タＱ8 が導通すると、抵抗Ｒ1 及びＲ2 による分圧電圧
がトランジスタＱ4 のベースに印加される。
スはセット入力端子に接続され、その第２コレクタはト
ランジスタＱ2 のベース及びトランジスタＱ3 の第２コ
レクタに接続される。トランジスタＱ2 の第２コレクタ
はトランジスタＱ3 のベース及びリセット回路のトラン
ジスタＱ4 の第２コレクタに接続される。トランジスタ
Ｑ3 の第３コレクタは出力端子を介して次段論理回路の
入力インピーダンスである負荷ＲL に接続される。電流
源Ｓは回路電源ＶCCによって動作し、一定電流Ｉref を
発生し、電流ミラー回路のトランジスタＱ5 のコレクタ
に供給する。トランジスタＱ5 と協働するトランジスタ
Ｑ6 及びＱ7 の各コレクタは、夫々トランジスタＱ1 及
びＱ3 の第２コレクタ同士の接続点Ｐ1 、トランジスタ
Ｑ2 及びＱ4 の第２コレクタ同士の接続点Ｐ2 に接続さ
れ、電流Ｉref を供給する。電源ＶCC及び接地間には抵
抗Ｒ1 、抵抗Ｒ2 及びトランジスタＱ8 が直列に接続さ
れており、ベースへのリセット入力によってトランジス
タＱ8 が導通すると、抵抗Ｒ1 及びＲ2 による分圧電圧
がトランジスタＱ4 のベースに印加される。
【０００４】次に、上記ラッチ回路の動作について説明
する。セット入力端子に論理Ｌレベルが印加されると、
トランジスタＱ1 は導通し、トランジスタＱ2 のベース
電位が高レベル（略ＶCC電位）に上昇し、トランジスタ
Ｑ2 は非導通となる。トランジスタＱ2 の非導通によ
り、トランジスタＱ7 によってトランジスタＱ3 が導通
し、第３コレクタから出力端子に論理Ｈレベル（略ＶCC
電位）が出力される。また、導通したトランジスタＱ3
の第３コレクタにより、接続点Ｐ1 、従ってトランジス
タＱ2 のベースが高レベルになり、トランジスタＱ2 が
非導通状態に自己保持される。
する。セット入力端子に論理Ｌレベルが印加されると、
トランジスタＱ1 は導通し、トランジスタＱ2 のベース
電位が高レベル（略ＶCC電位）に上昇し、トランジスタ
Ｑ2 は非導通となる。トランジスタＱ2 の非導通によ
り、トランジスタＱ7 によってトランジスタＱ3 が導通
し、第３コレクタから出力端子に論理Ｈレベル（略ＶCC
電位）が出力される。また、導通したトランジスタＱ3
の第３コレクタにより、接続点Ｐ1 、従ってトランジス
タＱ2 のベースが高レベルになり、トランジスタＱ2 が
非導通状態に自己保持される。
【０００５】この自己保持状態でセット入力端子に論理
Ｈレベルが印加されると、トランジスタＱ1 は非導通に
なるが、トランジスタＱ3 の導通によってトランジスタ
Ｑ2のベースには高レベルが印加されているので、トラ
ンジスタＱ2 は非導通状態のままである。このため、ト
ランジスタＱ3 は導通状態を継続し、トランジスタＱ3
の第３コレクタに接続される出力端子は論理Ｈレベルか
ら変化しない。
Ｈレベルが印加されると、トランジスタＱ1 は非導通に
なるが、トランジスタＱ3 の導通によってトランジスタ
Ｑ2のベースには高レベルが印加されているので、トラ
ンジスタＱ2 は非導通状態のままである。このため、ト
ランジスタＱ3 は導通状態を継続し、トランジスタＱ3
の第３コレクタに接続される出力端子は論理Ｈレベルか
ら変化しない。
【０００６】この自己保持状態は、リセット入力によっ
て解除される。すなわち、ベースにリセット入力として
論理Ｈレベルが与えられると、トランジスタＱ8 は導通
し、抵抗Ｒ1 及びＲ2 からなる分圧回路によってベース
・エミッタ間が順バイアスされてトランジスタＱ4 が導
通する。トランジスタＱ4 の導通によって、接続点Ｐ2
が高レベル（略ＶCC電位）となり、トランジスタＱ3 が
非導通になる。これにより、出力端子は論理Ｌレベルと
なり、出力がリセットされる。また、トランジスタＱ2
が導通となり、入力端子に論理Ｌレベルが供給されるま
で、トランジスタＱ3 を非導通状態に維持する。
て解除される。すなわち、ベースにリセット入力として
論理Ｈレベルが与えられると、トランジスタＱ8 は導通
し、抵抗Ｒ1 及びＲ2 からなる分圧回路によってベース
・エミッタ間が順バイアスされてトランジスタＱ4 が導
通する。トランジスタＱ4 の導通によって、接続点Ｐ2
が高レベル（略ＶCC電位）となり、トランジスタＱ3 が
非導通になる。これにより、出力端子は論理Ｌレベルと
なり、出力がリセットされる。また、トランジスタＱ2
が導通となり、入力端子に論理Ｌレベルが供給されるま
で、トランジスタＱ3 を非導通状態に維持する。
【０００７】
【発明が解決しようとする課題】かかるラッチ回路で
は、電源電流を減らしたとき、電源ＶCCから侵入するノ
イズによって影響を受け易くなる。例えば、図３に示さ
れる電源ＶCCに混入したノイズは、電流源Ｓ、電流ミラ
ー回路（Ｑ5 〜Ｑ7 ）、トランジスタＱ6 、Ｑ7 のコレ
クタ電流を介して、トランジスタＱ2 あるいはＱ3 のベ
ースレベルを変化させる。これによって、ベース電流の
振込不足が生じて導通しているトランジスタが非導通と
なり、あるいは非導通状態のトランジスタが導通するエ
ラーが生じて、電流ミラーのノイズ出力電流によって保
持あるいは解除が不安定になる不具合が生じる。
は、電源電流を減らしたとき、電源ＶCCから侵入するノ
イズによって影響を受け易くなる。例えば、図３に示さ
れる電源ＶCCに混入したノイズは、電流源Ｓ、電流ミラ
ー回路（Ｑ5 〜Ｑ7 ）、トランジスタＱ6 、Ｑ7 のコレ
クタ電流を介して、トランジスタＱ2 あるいはＱ3 のベ
ースレベルを変化させる。これによって、ベース電流の
振込不足が生じて導通しているトランジスタが非導通と
なり、あるいは非導通状態のトランジスタが導通するエ
ラーが生じて、電流ミラーのノイズ出力電流によって保
持あるいは解除が不安定になる不具合が生じる。
【０００８】よって、本発明は、電源電流を増大させず
に電源系統からのノイズに対する対策を講じたラッチ回
路を提供することを目的とする。
に電源系統からのノイズに対する対策を講じたラッチ回
路を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
本発明のラッチ回路は、ツェナー素子を用いて一定電圧
を発生する分圧回路によってトランジスタの電流出力を
安定化する定電流回路と、上記電流出力に応じた２つの
電流を第１及び第２の出力端子から供給する電流ミラー
回路と、ベースが入力端子に接続され、第１のコレクタ
が自己のベースに接続され、第２のコレクタが上記電流
ミラー回路の第１の出力端子に接続されるマルチコレク
タの第１トランジスタと、ベースが電圧降下素子を介し
て上記第１トランジスタの第２のコレクタに接続され、
第１のコレクタが自己のベースに接続され、第２のコレ
クタが上記電流ミラー回路の第２の出力端子に接続され
るマルチコレクタの第２トランジスタと、ベースが電圧
降下素子を介して上記第２トランジスタの第２のコレク
タに接続され、第１のコレクタが自己のベースに接続さ
れ、第２のコレクタが前記第１トランジスタの第２のコ
レクタに接続され、第３のコレクタが出力端子に接続さ
れるマルチコレクタの第３トランジスタと、を備える。
本発明のラッチ回路は、ツェナー素子を用いて一定電圧
を発生する分圧回路によってトランジスタの電流出力を
安定化する定電流回路と、上記電流出力に応じた２つの
電流を第１及び第２の出力端子から供給する電流ミラー
回路と、ベースが入力端子に接続され、第１のコレクタ
が自己のベースに接続され、第２のコレクタが上記電流
ミラー回路の第１の出力端子に接続されるマルチコレク
タの第１トランジスタと、ベースが電圧降下素子を介し
て上記第１トランジスタの第２のコレクタに接続され、
第１のコレクタが自己のベースに接続され、第２のコレ
クタが上記電流ミラー回路の第２の出力端子に接続され
るマルチコレクタの第２トランジスタと、ベースが電圧
降下素子を介して上記第２トランジスタの第２のコレク
タに接続され、第１のコレクタが自己のベースに接続さ
れ、第２のコレクタが前記第１トランジスタの第２のコ
レクタに接続され、第３のコレクタが出力端子に接続さ
れるマルチコレクタの第３トランジスタと、を備える。
【００１０】
【作用】定電流回路のトランジスタのベースをツェナー
素子の出力電圧によって一定レベルにクランプし、電源
電圧に混入するノイズの電流出力への影響を取除くと共
に、この定電流回路の出力で駆動されてラッチ動作を行
うトランジスタのベースに電圧降下素子を挿入して該ト
ランジスタのオン状態（あるいは、オフ状態）となる範
囲を拡大して、必要なノイズマージンを確保する。
素子の出力電圧によって一定レベルにクランプし、電源
電圧に混入するノイズの電流出力への影響を取除くと共
に、この定電流回路の出力で駆動されてラッチ動作を行
うトランジスタのベースに電圧降下素子を挿入して該ト
ランジスタのオン状態（あるいは、オフ状態）となる範
囲を拡大して、必要なノイズマージンを確保する。
【００１１】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。図２は、本発明のラッチ回路の構成例を示
しており、同図において図３に示された回路と対応する
部分には同一符号を付し、かかる部分の説明は省略す
る。この回路においては、電源ノイズによって電流源Ｓ
の出力電流Ｉref が影響を受けないようにするため、電
流源Ｓにノイズ対策が施されている。すなわち、電流源
Ｓは、互いに直列に接続された抵抗Ｒ15及びツェナーダ
イオードＺＤによって形成されて定電圧を出力する分圧
回路と、この出力をベースに受けるトランジスタＱ
9 と、トランジスタＱ9 のエミッタに挿入される電流制
限抵抗Ｒ14とによって構成される。抵抗Ｒ14を流れる出
力電流Ｉref は電流ミラー回路のトランジスタＱ5 のコ
レクタに供給される。回路電源ＶCCに混入してトランジ
スタＱ9 のベースに至るノイズ電圧はツェナーダイオー
ドＺＤによってクランプされ、ベース印加電圧は一定に
維持される。出力電流Ｉref は抵抗Ｒ14による負帰還に
よっても安定化される。ここで、出力電流Ｉref は、Ｉ
ref ＝｛ＶZD−（Ｑ9Vbe＋Ｑ5Vbe）}/Ｒ6 により、定
まる。ＶZDはツェナーダイオードＺＤの両端間電圧、Ｑ
9VbeはトランジスタＱ9のベース・エミッタ間電圧、Ｑ
5VbeはトランジスタＱ5 のベース・エミッタ間電圧、Ｒ
6 は抵抗Ｒ6 の値である。また、トランジスタＱ2 及び
Ｑ3 のベース回路に、抵抗Ｒ11、Ｒ12、Ｒ13、ダイオー
ドＤ1 を挿入している。抵抗Ｒ11は接続点Ｐ1 とトラン
ジスタＱ2 のベースとの間に挿入される。Ｒ12、ダイオ
ードＤ1 及び抵抗Ｒ13は互いに直列に接続されて接続点
Ｐ2 とトランジスタＱ3 のベース間に挿入される。他の
構成は従来回路と同様である。
て説明する。図２は、本発明のラッチ回路の構成例を示
しており、同図において図３に示された回路と対応する
部分には同一符号を付し、かかる部分の説明は省略す
る。この回路においては、電源ノイズによって電流源Ｓ
の出力電流Ｉref が影響を受けないようにするため、電
流源Ｓにノイズ対策が施されている。すなわち、電流源
Ｓは、互いに直列に接続された抵抗Ｒ15及びツェナーダ
イオードＺＤによって形成されて定電圧を出力する分圧
回路と、この出力をベースに受けるトランジスタＱ
9 と、トランジスタＱ9 のエミッタに挿入される電流制
限抵抗Ｒ14とによって構成される。抵抗Ｒ14を流れる出
力電流Ｉref は電流ミラー回路のトランジスタＱ5 のコ
レクタに供給される。回路電源ＶCCに混入してトランジ
スタＱ9 のベースに至るノイズ電圧はツェナーダイオー
ドＺＤによってクランプされ、ベース印加電圧は一定に
維持される。出力電流Ｉref は抵抗Ｒ14による負帰還に
よっても安定化される。ここで、出力電流Ｉref は、Ｉ
ref ＝｛ＶZD−（Ｑ9Vbe＋Ｑ5Vbe）}/Ｒ6 により、定
まる。ＶZDはツェナーダイオードＺＤの両端間電圧、Ｑ
9VbeはトランジスタＱ9のベース・エミッタ間電圧、Ｑ
5VbeはトランジスタＱ5 のベース・エミッタ間電圧、Ｒ
6 は抵抗Ｒ6 の値である。また、トランジスタＱ2 及び
Ｑ3 のベース回路に、抵抗Ｒ11、Ｒ12、Ｒ13、ダイオー
ドＤ1 を挿入している。抵抗Ｒ11は接続点Ｐ1 とトラン
ジスタＱ2 のベースとの間に挿入される。Ｒ12、ダイオ
ードＤ1 及び抵抗Ｒ13は互いに直列に接続されて接続点
Ｐ2 とトランジスタＱ3 のベース間に挿入される。他の
構成は従来回路と同様である。
【００１２】ラッチ動作を実現するトランジスタＱ2 及
びＱ3 のベースに挿入された、これ等の抵抗、ダイオー
ドにより、トランジスタＱ2 及びＱ3 が導通する入力信
号の振幅の範囲を大きく設定し、トランジスタＱ2 及び
Ｑ3 のノイズマージンを向上させている。例えば、図２
に示されるように、従来回路（図３）のトランジスタＱ
3 の動作範囲は、トランジスタＱ6 あるいはＱ7 のコレ
クタ電流ＩC 表す直線ＩC とトランジスタＱ2 の出力特
性との交差点ａと、直線ＩC とトランジスタＱ3 の出力
特性Ａとの交差点ｂとに挟まれる領域ａ−ｂとして示さ
れる。この領域は比較的に狭いので、コレクタ電流ＩC
の値Ｉref が電源ノイズによって上下に変動すると、ノ
イズの影響を受け易い。図中、電圧軸のＱ3Vbeはトラン
ジスタＱ3 が導通するベース・エミッタ間電圧を表す。
これに対し、トランジスタＱ3 のベースに抵抗Ｒ12、Ｒ
13及びダイオードＤ1を有する実施例の構成では、動作
範囲は、値Ｉref に安定化されたコレクタ電流の直線Ｉ
c 及びトランジスタＱ2 の出力特性の交差点ａと、直線
ＩC 及びトランジスタＱ3 の出力特性Ｃの交差点ｄとに
挟まれる領域ａ−ｄである。出力特性Ｃは、抵抗Ｒ12及
びＲ13の挿入により利得が低下して傾斜がより緩やかに
なり、ダイオードＤ1 による電圧降下Ｄv によって導通
開始位置が（Ｑ3Vbe＋Ｄv ）にシフトする。この結果、
トランジスタＱ3 がオンとなる条件の範囲、言換えれ
ば、トランジスタＱ3 が導通を維持する範囲が拡大す
る。トランジスタＱ3 のベース回路から抵抗Ｒ12及びＲ
13を除き、ダイオードＤ1 のみとした場合のトランジス
タＱ3 の動作特性は、上記交差点ａとトランジスタＱ3
の出力特性Ｂとの交差点ｃとに挟まれる領域ａ−ｃであ
る。
びＱ3 のベースに挿入された、これ等の抵抗、ダイオー
ドにより、トランジスタＱ2 及びＱ3 が導通する入力信
号の振幅の範囲を大きく設定し、トランジスタＱ2 及び
Ｑ3 のノイズマージンを向上させている。例えば、図２
に示されるように、従来回路（図３）のトランジスタＱ
3 の動作範囲は、トランジスタＱ6 あるいはＱ7 のコレ
クタ電流ＩC 表す直線ＩC とトランジスタＱ2 の出力特
性との交差点ａと、直線ＩC とトランジスタＱ3 の出力
特性Ａとの交差点ｂとに挟まれる領域ａ−ｂとして示さ
れる。この領域は比較的に狭いので、コレクタ電流ＩC
の値Ｉref が電源ノイズによって上下に変動すると、ノ
イズの影響を受け易い。図中、電圧軸のＱ3Vbeはトラン
ジスタＱ3 が導通するベース・エミッタ間電圧を表す。
これに対し、トランジスタＱ3 のベースに抵抗Ｒ12、Ｒ
13及びダイオードＤ1を有する実施例の構成では、動作
範囲は、値Ｉref に安定化されたコレクタ電流の直線Ｉ
c 及びトランジスタＱ2 の出力特性の交差点ａと、直線
ＩC 及びトランジスタＱ3 の出力特性Ｃの交差点ｄとに
挟まれる領域ａ−ｄである。出力特性Ｃは、抵抗Ｒ12及
びＲ13の挿入により利得が低下して傾斜がより緩やかに
なり、ダイオードＤ1 による電圧降下Ｄv によって導通
開始位置が（Ｑ3Vbe＋Ｄv ）にシフトする。この結果、
トランジスタＱ3 がオンとなる条件の範囲、言換えれ
ば、トランジスタＱ3 が導通を維持する範囲が拡大す
る。トランジスタＱ3 のベース回路から抵抗Ｒ12及びＲ
13を除き、ダイオードＤ1 のみとした場合のトランジス
タＱ3 の動作特性は、上記交差点ａとトランジスタＱ3
の出力特性Ｂとの交差点ｃとに挟まれる領域ａ−ｃであ
る。
【００１３】なお、上記回路のようにマルチコレクタの
トランジスタを用いる利点はＶCCを基準とする回路の構
成が容易で、ＩＣ回路のパターン面積を節約できること
であるが、マルチコレクタのトランジスタは個別のトラ
ンジスタの集合と等価であり、マルチコレクタトランジ
スタの代わりに単体のトランジスタを用いて構成できる
ことは勿論である。
トランジスタを用いる利点はＶCCを基準とする回路の構
成が容易で、ＩＣ回路のパターン面積を節約できること
であるが、マルチコレクタのトランジスタは個別のトラ
ンジスタの集合と等価であり、マルチコレクタトランジ
スタの代わりに単体のトランジスタを用いて構成できる
ことは勿論である。
【００１４】このように、ラッチ論理を実現するトラン
ジスタのコレクタ電流を一定に維持し、ベース回路に抵
抗、ダイオード等の電圧降下素子を挿入することによっ
てトランジスタのオン条件が満たされる範囲を拡大し、
ノイズマージンを増加することができる。
ジスタのコレクタ電流を一定に維持し、ベース回路に抵
抗、ダイオード等の電圧降下素子を挿入することによっ
てトランジスタのオン条件が満たされる範囲を拡大し、
ノイズマージンを増加することができる。
【００１５】
【発明の効果】以上説明したように、本発明のラッチ回
路ではツェナー電圧を用いて定電流源の出力電流値を安
定化して、論理回路のトランジスタのコレクタ電流を一
定に維持すると共にトランジスタのベース回路に抵抗、
ダイオード等の電圧降下素子を挿入してトランジスタの
導通範囲を広げる構成としているので、電源電流を増や
さずとも電源系統からのノイズに影響を受けにくい。
路ではツェナー電圧を用いて定電流源の出力電流値を安
定化して、論理回路のトランジスタのコレクタ電流を一
定に維持すると共にトランジスタのベース回路に抵抗、
ダイオード等の電圧降下素子を挿入してトランジスタの
導通範囲を広げる構成としているので、電源電流を増や
さずとも電源系統からのノイズに影響を受けにくい。
【図１】本発明の実施例を示す回路図である。
【図２】論理回路のトランジスタＱ3 の動作特性を説明
するグラフである。
するグラフである。
【図３】従来例を示す回路図である。
Ｑ2 〜Ｑ4 マルチコレクタトランジスタ Ｄ1 ダイオード ＺＤ ツェナーダイオード
Claims (2)
- 【請求項１】ツェナー素子を用いて一定電圧を発生する
分圧回路によってトランジスタの電流出力を安定化する
定電流回路と、 前記電流出力に応じた２つの電流を第１及び第２の出力
端子から供給する電流ミラー回路と、 ベースが入力端子に接続され、第１のコレクタが自己の
ベースに接続され、第２のコレクタが前記電流ミラー回
路の第１の出力端子に接続されるマルチコレクタの第１
トランジスタと、 ベースが電圧降下素子を介して前記第１トランジスタの
第２のコレクタに接続され、第１のコレクタが自己のベ
ースに接続され、第２のコレクタが前記電流ミラー回路
の第２の出力端子に接続されるマルチコレクタの第２ト
ランジスタと、 ベースが電圧降下素子を介して前記第２トランジスタの
第２のコレクタに接続され、第１のコレクタが自己のベ
ースに接続され、第２のコレクタが前記第１トランジス
タの第２のコレクタに接続され、第３のコレクタが出力
端子に接続されるマルチコレクタの第３トランジスタ
と、 を備えるラッチ回路。 - 【請求項２】前記電圧降下素子は、抵抗、ダイオードあ
るいはこれ等の組合せであることを特徴とする請求項１
記載のラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50A JPH06244682A (ja) | 1993-02-19 | 1993-02-19 | ラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50A JPH06244682A (ja) | 1993-02-19 | 1993-02-19 | ラッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06244682A true JPH06244682A (ja) | 1994-09-02 |
Family
ID=12305573
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50A Withdrawn JPH06244682A (ja) | 1993-02-19 | 1993-02-19 | ラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06244682A (ja) |
-
1993
- 1993-02-19 JP JP50A patent/JPH06244682A/ja not_active Withdrawn
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