JPH06244214A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06244214A JPH06244214A JP2462293A JP2462293A JPH06244214A JP H06244214 A JPH06244214 A JP H06244214A JP 2462293 A JP2462293 A JP 2462293A JP 2462293 A JP2462293 A JP 2462293A JP H06244214 A JPH06244214 A JP H06244214A
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- Japan
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- gate electrode
- gate
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Abstract
(57)【要約】
【目的】ゲート長を短縮化すると同時に、ゲート・ドレ
イン容量を低減して、電界効果型半導体装置の高周波特
性の向上を図る。 【構成】ＧａＡｓ基板１上に、ＳｉＯ2 膜３を形成した
後にゲート位置に窓をもつフォトレジスト膜４を形成す
る。次に斜め方向よりＴｉ膜６を蒸着してフォトレジス
ト膜４とＴｉ膜６よりなるゲート電極用の開口パターン
を形成する。次にＳｉＯ2 膜３をエッチングしてゲート
電極形成用の開口部５Ｂを形成したのち、リフトオフに
よりＴｉ膜６を除去する。次にＰｔ膜７を蒸着して開口
部５Ｂを埋めたのち、ＳｉＯ2 膜３を除去してゲート電
極７Ａを形成する。
イン容量を低減して、電界効果型半導体装置の高周波特
性の向上を図る。 【構成】ＧａＡｓ基板１上に、ＳｉＯ2 膜３を形成した
後にゲート位置に窓をもつフォトレジスト膜４を形成す
る。次に斜め方向よりＴｉ膜６を蒸着してフォトレジス
ト膜４とＴｉ膜６よりなるゲート電極用の開口パターン
を形成する。次にＳｉＯ2 膜３をエッチングしてゲート
電極形成用の開口部５Ｂを形成したのち、リフトオフに
よりＴｉ膜６を除去する。次にＰｔ膜７を蒸着して開口
部５Ｂを埋めたのち、ＳｉＯ2 膜３を除去してゲート電
極７Ａを形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に電界効果トランジスタのゲート電極の形成方
法に関する。
関し、特に電界効果トランジスタのゲート電極の形成方
法に関する。
【０００２】
【従来の技術】ＧａＡｓを半導体材料とする電界効果ト
ランジスタ（ＦＥＴ）の特性向上のために、ゲート長の
短縮化が行われており、種々の製造方法が検討されてい
る。
ランジスタ（ＦＥＴ）の特性向上のために、ゲート長の
短縮化が行われており、種々の製造方法が検討されてい
る。
【０００３】それらの製造方法の１つとしてＴ形ゲート
電極を形成する特開昭５８−１５３３７５号公報に記載
の製造方法が知られている。以下図４を用いこの従来技
術によるＦＥＴの製造方法を説明する。
電極を形成する特開昭５８−１５３３７５号公報に記載
の製造方法が知られている。以下図４を用いこの従来技
術によるＦＥＴの製造方法を説明する。
【０００４】まず図４（ａ）に示すように、半絶縁性の
ＧａＡｓ基板１の表面上に選択イオン注入及びアニール
処理によってＮ型導電層２を形成する。次でリソグラフ
ィ技術により、このＮ型導電層２上のゲート電極形成位
置に開口部５を持つフォトレジスト膜４を形成する。続
いて、一方の斜め上方の矢印Ａで示す方向より、Ｔｉ等
の金属膜６Ａを０．１〜０．３μｍの厚さに被着する。
この金属膜を絶縁膜に置換しても問題はない。この時、
一部の金属膜６Ａが半絶縁性のＧａＡｓ基板１と接触す
る程度の角度によって行う。
ＧａＡｓ基板１の表面上に選択イオン注入及びアニール
処理によってＮ型導電層２を形成する。次でリソグラフ
ィ技術により、このＮ型導電層２上のゲート電極形成位
置に開口部５を持つフォトレジスト膜４を形成する。続
いて、一方の斜め上方の矢印Ａで示す方向より、Ｔｉ等
の金属膜６Ａを０．１〜０．３μｍの厚さに被着する。
この金属膜を絶縁膜に置換しても問題はない。この時、
一部の金属膜６Ａが半絶縁性のＧａＡｓ基板１と接触す
る程度の角度によって行う。
【０００５】次に図４（ｂ）に示すように、さらにもう
一方の斜め上方向（図４（ａ）の矢印Ａ方向とは逆方
向）より、金属膜６Ｂ（あるいは絶縁膜）の蒸着を行
う。このときも、一部の金属膜６ＢがＧａＡｓ基板１と
接触する程度の角度で行うと、フォトレジスト膜４の開
口部５の中心部に金属膜６Ａ，６Ｂで包囲されたゲート
電極形成用の開口部を形成することができる。続いて垂
直上方よりゲート電極形成用の白金（Ｐｔ）膜７を蒸着
する。
一方の斜め上方向（図４（ａ）の矢印Ａ方向とは逆方
向）より、金属膜６Ｂ（あるいは絶縁膜）の蒸着を行
う。このときも、一部の金属膜６ＢがＧａＡｓ基板１と
接触する程度の角度で行うと、フォトレジスト膜４の開
口部５の中心部に金属膜６Ａ，６Ｂで包囲されたゲート
電極形成用の開口部を形成することができる。続いて垂
直上方よりゲート電極形成用の白金（Ｐｔ）膜７を蒸着
する。
【０００６】次に図４（ｃ）に示すように、フォトレジ
スト膜４によってリフトオフを行い、さらに残存する金
属膜６Ａ，６Ｂを除去することにより、Ｔ形断面構造の
ゲート電極７Ｃを形成することができる。
スト膜４によってリフトオフを行い、さらに残存する金
属膜６Ａ，６Ｂを除去することにより、Ｔ形断面構造の
ゲート電極７Ｃを形成することができる。
【０００７】次に図４（ｄ）に示すように、リフトオフ
法により、Ａｕ−Ｇｅのようなオーミック金属でソース
及びドレイン電極８Ａ，８Ｂを形成し、ＦＥＴを完成さ
せる。
法により、Ａｕ−Ｇｅのようなオーミック金属でソース
及びドレイン電極８Ａ，８Ｂを形成し、ＦＥＴを完成さ
せる。
【０００８】
【発明が解決しようとする課題】一般に半導体基板表面
に保護膜を形成した場合、保護膜が誘電体層であること
に起因してゲート・ドレイン容量が大きくなる。特にＴ
形ゲート電極の場合、左右に張り出した部分とＧａＡｓ
基板１の表面との間の部分が保護膜によって埋め込まれ
るため、ゲート電極の張り出した部分とＧａＡｓ基板表
面との距離が小さいと、ゲート・ドレイン容量がさらに
増大する。ところがＦＥＴの高周波化のためには、ゲー
ト・ドレイン容量を低減する必要がある。
に保護膜を形成した場合、保護膜が誘電体層であること
に起因してゲート・ドレイン容量が大きくなる。特にＴ
形ゲート電極の場合、左右に張り出した部分とＧａＡｓ
基板１の表面との間の部分が保護膜によって埋め込まれ
るため、ゲート電極の張り出した部分とＧａＡｓ基板表
面との距離が小さいと、ゲート・ドレイン容量がさらに
増大する。ところがＦＥＴの高周波化のためには、ゲー
ト・ドレイン容量を低減する必要がある。
【０００９】上述した従来の技術では、斜めの角度で蒸
着する金属あるいは絶縁物の形状が、Ｔ形ゲート電極の
形状を規定してる。そのためＴ形ゲート電極の張り出し
た部分とＧａＡｓ基板表面との距離は斜め蒸着された金
属の膜厚に一致している。そしてゲート電極の形状およ
び寸法精度の上から、斜め蒸着する金属の膜厚に制限が
あり、膜厚を大きくできない。そのためＴ形ゲート電極
の張り出した部分とＧａＡｓ基板表面との距離が小さく
なる。そして保護膜を形成するとゲート・ドレイン容量
が増大し、ＦＥＴの高周波特性に悪影響を与えてしま
う。このように、ゲート長の短縮化と、ゲート・ドレイ
ン容量の低減を併せて実現することは困難で未だ実現さ
れていなかった。
着する金属あるいは絶縁物の形状が、Ｔ形ゲート電極の
形状を規定してる。そのためＴ形ゲート電極の張り出し
た部分とＧａＡｓ基板表面との距離は斜め蒸着された金
属の膜厚に一致している。そしてゲート電極の形状およ
び寸法精度の上から、斜め蒸着する金属の膜厚に制限が
あり、膜厚を大きくできない。そのためＴ形ゲート電極
の張り出した部分とＧａＡｓ基板表面との距離が小さく
なる。そして保護膜を形成するとゲート・ドレイン容量
が増大し、ＦＥＴの高周波特性に悪影響を与えてしま
う。このように、ゲート長の短縮化と、ゲート・ドレイ
ン容量の低減を併せて実現することは困難で未だ実現さ
れていなかった。
【００１０】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に絶縁膜を形成する工程と、前
記絶縁膜を覆い選択的に開口部が形成されたフォトレジ
スト膜を形成する工程と、前記半導体基板の表面に対し
て斜め方向からマスク用の膜を堆積して前記フォトレジ
スト膜の上面および前記開口部の側面の一部および底面
の一部にマスク用の膜を選択的に堆積する工程と、堆積
した前記マスク用の膜をマスクとして前記絶縁膜を選択
的にエッチングし開口部を形成する工程と、全面に金属
膜を被着したのち前記開口部を埋めるゲート電極を形成
する工程とを有するものである。
造方法は、半導体基板上に絶縁膜を形成する工程と、前
記絶縁膜を覆い選択的に開口部が形成されたフォトレジ
スト膜を形成する工程と、前記半導体基板の表面に対し
て斜め方向からマスク用の膜を堆積して前記フォトレジ
スト膜の上面および前記開口部の側面の一部および底面
の一部にマスク用の膜を選択的に堆積する工程と、堆積
した前記マスク用の膜をマスクとして前記絶縁膜を選択
的にエッチングし開口部を形成する工程と、全面に金属
膜を被着したのち前記開口部を埋めるゲート電極を形成
する工程とを有するものである。
【００１１】
【実施例】次に図面を参照しながら、本発明の実施例を
より具体的に説明する。図１（ａ）〜（ｄ）は本発明の
第１の実施例を説明するための半導体チップの断面図で
ある。
より具体的に説明する。図１（ａ）〜（ｄ）は本発明の
第１の実施例を説明するための半導体チップの断面図で
ある。
【００１２】図１（ａ）に示すように、従来例と同じよ
うに、半絶縁性のＧａＡｓ基板１上に、Ｎ型導電層２を
形成し、さらにその上に、絶縁膜として例えばＳｉＯ2
膜３をＣＶＤ法で１μｍの厚さに形成する。次にこのＳ
ｉＯ2 膜３上のゲート電極形成位置に開口部５Ａを持つ
フォトレジスト膜４（例えば東京応化製のＴＳＭＲ−８
９００，１μｍ膜厚，開口幅１μｍ）を形成する。
うに、半絶縁性のＧａＡｓ基板１上に、Ｎ型導電層２を
形成し、さらにその上に、絶縁膜として例えばＳｉＯ2
膜３をＣＶＤ法で１μｍの厚さに形成する。次にこのＳ
ｉＯ2 膜３上のゲート電極形成位置に開口部５Ａを持つ
フォトレジスト膜４（例えば東京応化製のＴＳＭＲ−８
９００，１μｍ膜厚，開口幅１μｍ）を形成する。
【００１３】次に図１（ｂ）に示すように、フォトレジ
スト膜４の一方の斜め上方の矢印Ａで示す方向より、例
えばチタン（Ｔｉ）を５０ｎｍ蒸着してＴｉ膜６を形成
する。金属膜としてはＷやＡｌ等の他の金属でもよく、
また窒化シリコン等の絶縁膜でもよい。この時、一部の
Ｔｉ膜６が、ＳｉＯ2 膜３と接触する程度の角度で蒸着
すると、フォトレジスト膜４の開口部５Ａ内に、Ｔｉ膜
６とフォトレジスト膜４で形成されたゲート電極用開口
パターンを形成することができる。例えばＴｉ膜６をＧ
ａＡｓ基板１に対して７０度の角度で入射すると、ゲー
ト電極用パターンの開口部分は０．３６μｍとなる。次
に、このＴｉ膜６をマスクとし、ＳｉＯ2 膜３を例えば
ＣＦ4 ガスを用いた異方性ドライエッチング法により選
択的にエッチングしゲート電極用の開口部５Ｂを形成す
る。
スト膜４の一方の斜め上方の矢印Ａで示す方向より、例
えばチタン（Ｔｉ）を５０ｎｍ蒸着してＴｉ膜６を形成
する。金属膜としてはＷやＡｌ等の他の金属でもよく、
また窒化シリコン等の絶縁膜でもよい。この時、一部の
Ｔｉ膜６が、ＳｉＯ2 膜３と接触する程度の角度で蒸着
すると、フォトレジスト膜４の開口部５Ａ内に、Ｔｉ膜
６とフォトレジスト膜４で形成されたゲート電極用開口
パターンを形成することができる。例えばＴｉ膜６をＧ
ａＡｓ基板１に対して７０度の角度で入射すると、ゲー
ト電極用パターンの開口部分は０．３６μｍとなる。次
に、このＴｉ膜６をマスクとし、ＳｉＯ2 膜３を例えば
ＣＦ4 ガスを用いた異方性ドライエッチング法により選
択的にエッチングしゲート電極用の開口部５Ｂを形成す
る。
【００１４】次に図１（ｃ）に示すように、フォトレジ
スト膜４によってリフトオフを行い、残存するＴｉ膜６
を除去する。そして全面に、例えば白金（Ｐｔ）膜７を
２００ｎｍの厚さに蒸着して開口部５Ｂを埋めるゲート
電極７Ａを形成する。
スト膜４によってリフトオフを行い、残存するＴｉ膜６
を除去する。そして全面に、例えば白金（Ｐｔ）膜７を
２００ｎｍの厚さに蒸着して開口部５Ｂを埋めるゲート
電極７Ａを形成する。
【００１５】次に図１（ｄ）に示すように、ＳｉＯ2 膜
３をフッ酸系の溶液で除去したのち、リフトオフ法によ
り、Ａｕ−Ｇｅのようなオーミック金属でソース電極８
Ａ及びドレイン電極８Ｂを形成し、ＦＥＴを完成させ
る。
３をフッ酸系の溶液で除去したのち、リフトオフ法によ
り、Ａｕ−Ｇｅのようなオーミック金属でソース電極８
Ａ及びドレイン電極８Ｂを形成し、ＦＥＴを完成させ
る。
【００１６】このように第１の実施例によれば、ゲート
長の短いゲート電極を形成でき、しかもその形状は従来
のようにＴ形をしていないため、絶縁膜によりゲート・
ドレイン容量が増加することもなくなる。
長の短いゲート電極を形成でき、しかもその形状は従来
のようにＴ形をしていないため、絶縁膜によりゲート・
ドレイン容量が増加することもなくなる。
【００１７】図２（ａ）〜（ｄ）は本発明の第２の実施
例を説明するための半導体チップの断面図である。
例を説明するための半導体チップの断面図である。
【００１８】まず図２（ａ）に示すように、図１
（ａ），（ｂ）により説明した第１の実施例と同じ工程
を用い、ＧａＡｓ基板１上のＳｉＯ2 膜３Ａのゲート電
極形成部に開口部５Ｃを形成したのち、フォトレジスト
膜によってリフトオフを行い、マスクとして用いたＴｉ
膜を除去する。
（ａ），（ｂ）により説明した第１の実施例と同じ工程
を用い、ＧａＡｓ基板１上のＳｉＯ2 膜３Ａのゲート電
極形成部に開口部５Ｃを形成したのち、フォトレジスト
膜によってリフトオフを行い、マスクとして用いたＴｉ
膜を除去する。
【００１９】次に図２（ｂ）に示すように、ＳｉＯ2 膜
３Ａ上にＰｔ膜１７をスパッタ法により被着する。さら
にゲート電極形成領域上のＰｔ膜１７上にフォトレジス
ト膜４Ａを形成する。
３Ａ上にＰｔ膜１７をスパッタ法により被着する。さら
にゲート電極形成領域上のＰｔ膜１７上にフォトレジス
ト膜４Ａを形成する。
【００２０】次に図２（ｃ）に示すように、例えばＳＦ
6 ガスを用いた異方性ドライエッチングにより、フォト
レジスト膜４ＡをマスクとしてＰｔ膜１７を選択的にエ
ッチングしてゲート電極１７Ａを形成する。
6 ガスを用いた異方性ドライエッチングにより、フォト
レジスト膜４ＡをマスクとしてＰｔ膜１７を選択的にエ
ッチングしてゲート電極１７Ａを形成する。
【００２１】次に図２（ｄ）に示すように、ＳｉＯ2 膜
３Ａを除去したのち、ソース電極８Ａ，ドレイン電極８
Ｂを形成してＦＥＴを完成させる。
３Ａを除去したのち、ソース電極８Ａ，ドレイン電極８
Ｂを形成してＦＥＴを完成させる。
【００２２】図４で説明した従来技術では、Ｔ形ゲート
電極７Ｂの張り出した部分とＧａＡｓ基板１の表面との
距離を０．１〜０．３μｍと大きくすることができなか
ったので、ゲート・ドレイン容量が増大していた。本第
２の実施例では、ＳｉＯ2 膜３Ａの形状がＴ形ゲート電
極の張り出した部分の形状となっており、このＳｉＯ2
膜３は、ゲート電極用の開口部の寸法に影響されること
なく膜厚を自由に、例えば０．５μｍ以上に変更できる
ので、従来技術におけるよりもＴ形ゲート電極の張り出
した部分とＧａＡｓ基板表面との間の距離を大きくする
ことができる。このため、ゲート・ドレイン容量を低減
できると同時に、ゲート長も短縮化できる。
電極７Ｂの張り出した部分とＧａＡｓ基板１の表面との
距離を０．１〜０．３μｍと大きくすることができなか
ったので、ゲート・ドレイン容量が増大していた。本第
２の実施例では、ＳｉＯ2 膜３Ａの形状がＴ形ゲート電
極の張り出した部分の形状となっており、このＳｉＯ2
膜３は、ゲート電極用の開口部の寸法に影響されること
なく膜厚を自由に、例えば０．５μｍ以上に変更できる
ので、従来技術におけるよりもＴ形ゲート電極の張り出
した部分とＧａＡｓ基板表面との間の距離を大きくする
ことができる。このため、ゲート・ドレイン容量を低減
できると同時に、ゲート長も短縮化できる。
【００２３】さらに従来技術では、ゲート電極をリフト
オフ法で形成しているため、ゲート電極用のＰｔ等の金
属を蒸着のみでしか被着することができなかったが、本
第２の実施例では、スパッタ法等によってもゲート電極
用の金属を被着することができる。
オフ法で形成しているため、ゲート電極用のＰｔ等の金
属を蒸着のみでしか被着することができなかったが、本
第２の実施例では、スパッタ法等によってもゲート電極
用の金属を被着することができる。
【００２４】図３（ａ）〜（ｃ）は本発明の第３の実施
例を説明するための半導体チップの断面図である。
例を説明するための半導体チップの断面図である。
【００２５】まず図３（ａ）に示すように、図１
（ａ），（ｂ）により説明した第１の実施例と同じ工程
を用い、ＳｉＯ2 膜３Ｂにフォトレジスト膜４，Ｔｉ膜
６等をマスクとしてゲート電極用の開口部を形成し、さ
らにその上にゲート電極用金属としてＰｔ膜７を蒸着す
る。
（ａ），（ｂ）により説明した第１の実施例と同じ工程
を用い、ＳｉＯ2 膜３Ｂにフォトレジスト膜４，Ｔｉ膜
６等をマスクとしてゲート電極用の開口部を形成し、さ
らにその上にゲート電極用金属としてＰｔ膜７を蒸着す
る。
【００２６】次に図３（ｂ）に示すように、リフトオフ
法によりフォトレジスト膜４上のＰｔ膜７を除去し、さ
らにＳｉＯ2 膜３Ｂを除去し、非対称なゲート電極７Ａ
を形成する。
法によりフォトレジスト膜４上のＰｔ膜７を除去し、さ
らにＳｉＯ2 膜３Ｂを除去し、非対称なゲート電極７Ａ
を形成する。
【００２７】次に図３（ｃ）に示すように、ソース電極
８Ａ、ドレイン電極８Ｂを形成する。以下窒化シリコン
膜等をＣＶＤ法で１００ｎｍ形成して保護膜としＦＥＴ
を完成させる。
８Ａ、ドレイン電極８Ｂを形成する。以下窒化シリコン
膜等をＣＶＤ法で１００ｎｍ形成して保護膜としＦＥＴ
を完成させる。
【００２８】本第３の実施例では、マスクの目合せ精度
を必要とすることなく、ソース電極側の長い非対称ゲー
ト電極を形成できるため、半導体表面に保護膜を形成し
た場合、第１の実施例と同様に保護膜が誘電体層となる
ことに起因するゲート・ドレイン容量の低減が可能とな
り、高周波特性を向上させることができると共に、ゲー
ト電極の抵抗を下げることができるという利点がある。
を必要とすることなく、ソース電極側の長い非対称ゲー
ト電極を形成できるため、半導体表面に保護膜を形成し
た場合、第１の実施例と同様に保護膜が誘電体層となる
ことに起因するゲート・ドレイン容量の低減が可能とな
り、高周波特性を向上させることができると共に、ゲー
ト電極の抵抗を下げることができるという利点がある。
【００２９】
【発明の効果】以上説明した様に、本発明によれば、斜
めの角度で蒸着する金属によってできるゲート電極用開
口パターンを利用して、ゲート電極の開口部分の寸法を
短縮化できるので、ゲート長の短縮化が可能となる。ま
た同時に、Ｔ形ゲート電極を形成する場合においても、
ゲート電極の形状および寸法精度に関係なく、Ｔ形ゲー
ト電極の張り出した部分のＧａＡｓ基板との距離を大き
くすことができるので、保護膜が誘電体層であることに
起因するゲート・ドレイン容量の低減が可能となり、最
大電力利得が大きくなり、電界効果型半導体装置の高周
波特性の向上が図れるという効果がある。
めの角度で蒸着する金属によってできるゲート電極用開
口パターンを利用して、ゲート電極の開口部分の寸法を
短縮化できるので、ゲート長の短縮化が可能となる。ま
た同時に、Ｔ形ゲート電極を形成する場合においても、
ゲート電極の形状および寸法精度に関係なく、Ｔ形ゲー
ト電極の張り出した部分のＧａＡｓ基板との距離を大き
くすことができるので、保護膜が誘電体層であることに
起因するゲート・ドレイン容量の低減が可能となり、最
大電力利得が大きくなり、電界効果型半導体装置の高周
波特性の向上が図れるという効果がある。
【図１】本発明の第１の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図２】本発明の第２の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図３】本発明の第３の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図４】従来の半導体装置の製造方法を説明するための
半導体チップの断面図。
半導体チップの断面図。
【符号の説明】 １ ＧａＡｓ基板 ２ Ｎ型導電層 ３，３Ａ，３Ｂ ＳｉＯ2 膜 ４，４Ａ フォトレジスト膜 ５，５Ａ，５Ｂ 開口部 ６ Ｔｉ膜 ６Ａ，６Ｂ 金属膜 ７，１７ Ｐｔ膜 ７Ａ〜７Ｃ，１７Ａ ゲート電極 ８Ａ ソース電極 ８Ｂ ドレイン電極
Claims (2)
- 【請求項１】 半導体基板上に絶縁膜を形成する工程
と、前記絶縁膜を覆い選択的に開口部が形成されたフォ
トレジスト膜を形成する工程と、前記半導体基板の表面
に対して斜め方向からマスク用の膜を堆積して前記フォ
トレジスト膜の上面および前記開口部の側面の一部およ
び底面の一部にマスク用の膜を選択的に堆積する工程
と、堆積した前記マスク用の膜をマスクとして前記絶縁
膜を選択的にエッチングし開口部を形成する工程と、全
面に金属膜を被着したのち前記開口部を埋めるゲート電
極を形成する工程とを有することを特徴とする半導体装
置の製造方法。 - 【請求項２】 マスク用の膜は金属膜または絶縁膜であ
る請求項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2462293A JPH06244214A (ja) | 1993-02-15 | 1993-02-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2462293A JPH06244214A (ja) | 1993-02-15 | 1993-02-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06244214A true JPH06244214A (ja) | 1994-09-02 |
Family
ID=12143249
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2462293A Pending JPH06244214A (ja) | 1993-02-15 | 1993-02-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06244214A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6297333A (ja) * | 1985-10-23 | 1987-05-06 | Sharp Corp | 半導体装置のパタ−ン形成方法 |
| JPH0414840A (ja) * | 1990-05-08 | 1992-01-20 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1993
- 1993-02-15 JP JP2462293A patent/JPH06244214A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6297333A (ja) * | 1985-10-23 | 1987-05-06 | Sharp Corp | 半導体装置のパタ−ン形成方法 |
| JPH0414840A (ja) * | 1990-05-08 | 1992-01-20 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19950808 |