JPH0621988A - Ｄｑｐｓｋ遅延検波回路 - Google Patents
Ｄｑｐｓｋ遅延検波回路Info
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- JPH0621988A JPH0621988A JP4175483A JP17548392A JPH0621988A JP H0621988 A JPH0621988 A JP H0621988A JP 4175483 A JP4175483 A JP 4175483A JP 17548392 A JP17548392 A JP 17548392A JP H0621988 A JPH0621988 A JP H0621988A
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- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
- H04L7/007—Detection of the synchronisation error by features other than the received signal transition detection of error based on maximum signal power, e.g. peak value, maximizing autocorrelation
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- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
- H04L27/22—Demodulator circuits; Receiver circuits
- H04L27/233—Demodulator circuits; Receiver circuits using non-coherent demodulation
- H04L27/2332—Demodulator circuits; Receiver circuits using non-coherent demodulation using a non-coherent carrier
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0334—Processing of samples having at least three levels, e.g. soft decisions
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- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【目的】 低消費電力化および回路の小型化を可能にす
る。 【構成】 クロック生成部８は、Ａ／Ｄ変換部４の出力
のアイパターンの変化に基づいて、ベースバンド信号に
同期し且つシンボルレート周波数のクロック信号を生成
する。そのクロック信号により、遅延部５と演算部６と
が作動する。 【効果】 消費電力を抑制することが出来る。また、回
路を簡単化，小型化できる。
る。 【構成】 クロック生成部８は、Ａ／Ｄ変換部４の出力
のアイパターンの変化に基づいて、ベースバンド信号に
同期し且つシンボルレート周波数のクロック信号を生成
する。そのクロック信号により、遅延部５と演算部６と
が作動する。 【効果】 消費電力を抑制することが出来る。また、回
路を簡単化，小型化できる。
Description
【０００１】
【産業上の利用分野】この発明は、ＤＱＰＳＫ（Differ
ential Quarternary Phase Sift Keying）遅延検波回路
に関し、さらに詳しくは、低消費電力および回路の小型
化を実現することの出来るＤＱＰＳＫ遅延検波回路に関
する。
ential Quarternary Phase Sift Keying）遅延検波回路
に関し、さらに詳しくは、低消費電力および回路の小型
化を実現することの出来るＤＱＰＳＫ遅延検波回路に関
する。
【０００２】
【従来の技術】図４は、「１９９０年電子情報通信学会
秋期全国大会；Ｂ−３００ π／４シフトＱＰＳＫベ
ースバンド遅延検波器の構成と特性」にて報告されたＤ
ＱＰＳＫ遅延検波回路の構成を示すブロック図である。
このＤＱＰＳＫ遅延検波回路５１は、準同期検波部２
と，低域通過フィルタ部３と，Ａ／Ｄ変換部４と，デー
タ遅延部５５と，演算部５６と，判定部７と，クロック
生成部５８とから構成されている。データ遅延部５５
は、シフトレジスタＴ’を備えている。クロック生成部
５８は、クロック信号発生回路９と，ＢＴＲ（Bit Timi
ng Recovely）６０とを備えている。
秋期全国大会；Ｂ−３００ π／４シフトＱＰＳＫベ
ースバンド遅延検波器の構成と特性」にて報告されたＤ
ＱＰＳＫ遅延検波回路の構成を示すブロック図である。
このＤＱＰＳＫ遅延検波回路５１は、準同期検波部２
と，低域通過フィルタ部３と，Ａ／Ｄ変換部４と，デー
タ遅延部５５と，演算部５６と，判定部７と，クロック
生成部５８とから構成されている。データ遅延部５５
は、シフトレジスタＴ’を備えている。クロック生成部
５８は、クロック信号発生回路９と，ＢＴＲ（Bit Timi
ng Recovely）６０とを備えている。
【０００３】Ａ／Ｄ変換部４，データ遅延部５５および
演算部５６には、クロック生成部５８のクロック信号発
生回路９からシンボルレート周波数ｆの３２倍の周波数
のクロック信号３２ｆが供給されている。また、判定部
７には、クロック生成部５８のＢＴＲ６０からシンボル
レート周波数ｆの２倍の周波数のクロック信号２ｆが供
給されている。
演算部５６には、クロック生成部５８のクロック信号発
生回路９からシンボルレート周波数ｆの３２倍の周波数
のクロック信号３２ｆが供給されている。また、判定部
７には、クロック生成部５８のＢＴＲ６０からシンボル
レート周波数ｆの２倍の周波数のクロック信号２ｆが供
給されている。
【０００４】このＤＱＰＳＫ遅延検波回路５１では、入
力信号を準同期検波部２で同期検波し、得られた同相検
波出力Ｘと直交検波出力Ｙを低域通過フィルタ部３に通
し、Ａ／Ｄ変換部４でシンボルレート周波数ｆの３２倍
の周波数でサンプリングし、量子化ビット６ビットでＡ
／Ｄ変換する。次に、Ａ／Ｄ変換部４の出力を、データ
遅延部５５のシフトレジスタＴ’で、１タイムスロット
分だけ遅延させる。そして、Ａ／Ｄ変換部４の現在の出
力と，データ遅延部５５で遅延させた１タイムスロット
前のＡ／Ｄ変換部４の出力とを演算部５６により演算
し、符号ビットを含む直交するＩ信号およびＱ信号を求
める。さらに、演算部５６から出力されるＱ信号の符号
ビットのタイミングを基にクロック生成部５８のＢＴＲ
（Bit Timing Recovely）６０ でクロック信号２ｆを再
生し、再生したクロック信号２ｆにより１タイムスロッ
ト間の３２個のサンプル点の内でもっともアイアパーチ
ャの大きいポイントを判定部７で選択し、同相信号およ
び直交信号を復調し、Parallel／Serial変換を行い、デ
ータを出力する。
力信号を準同期検波部２で同期検波し、得られた同相検
波出力Ｘと直交検波出力Ｙを低域通過フィルタ部３に通
し、Ａ／Ｄ変換部４でシンボルレート周波数ｆの３２倍
の周波数でサンプリングし、量子化ビット６ビットでＡ
／Ｄ変換する。次に、Ａ／Ｄ変換部４の出力を、データ
遅延部５５のシフトレジスタＴ’で、１タイムスロット
分だけ遅延させる。そして、Ａ／Ｄ変換部４の現在の出
力と，データ遅延部５５で遅延させた１タイムスロット
前のＡ／Ｄ変換部４の出力とを演算部５６により演算
し、符号ビットを含む直交するＩ信号およびＱ信号を求
める。さらに、演算部５６から出力されるＱ信号の符号
ビットのタイミングを基にクロック生成部５８のＢＴＲ
（Bit Timing Recovely）６０ でクロック信号２ｆを再
生し、再生したクロック信号２ｆにより１タイムスロッ
ト間の３２個のサンプル点の内でもっともアイアパーチ
ャの大きいポイントを判定部７で選択し、同相信号およ
び直交信号を復調し、Parallel／Serial変換を行い、デ
ータを出力する。
【０００５】
【発明が解決しようとする課題】上記従来のＤＱＰＳＫ
遅延検波回路５１では、演算部５６から出力されるＱ信
号の符号ビットのタイミングを基にクロック生成部５８
のＢＴＲ６０でクロック信号２ｆを再生している。この
ため、演算部５６までの各部（Ａ／Ｄ変換部４，データ
遅延部５５，演算部５６）では、シンボルレート周波数
ｆの３２倍の周波数３２ｆにより高速に処理を行ってい
る。しかし、シンボルレート周波数ｆの３２倍の周波数
３２ｆにより高速に処理を行う結果、消費電力が大きく
なる問題点がある。
遅延検波回路５１では、演算部５６から出力されるＱ信
号の符号ビットのタイミングを基にクロック生成部５８
のＢＴＲ６０でクロック信号２ｆを再生している。この
ため、演算部５６までの各部（Ａ／Ｄ変換部４，データ
遅延部５５，演算部５６）では、シンボルレート周波数
ｆの３２倍の周波数３２ｆにより高速に処理を行ってい
る。しかし、シンボルレート周波数ｆの３２倍の周波数
３２ｆにより高速に処理を行う結果、消費電力が大きく
なる問題点がある。
【０００６】また、一般に、Ａ／Ｄ変換部４における量
子化ビット数をｍとし，データ遅延部５５のシフトレジ
スタＴ’におけるサンプリング周波数とシンボルレート
周波数の比（＝サンプリング周波数／シンボルレート周
波数）をｎとすると、データ遅延部５５のシフトレジス
タＴ’のフリップフロップは２ｍｎ個が必要となるが、
上記従来例では、２＊６＊３２個となるため、大規模な
シフトレジスタＴ’が必要となり、回路の小型化が困難
となる問題点がある。
子化ビット数をｍとし，データ遅延部５５のシフトレジ
スタＴ’におけるサンプリング周波数とシンボルレート
周波数の比（＝サンプリング周波数／シンボルレート周
波数）をｎとすると、データ遅延部５５のシフトレジス
タＴ’のフリップフロップは２ｍｎ個が必要となるが、
上記従来例では、２＊６＊３２個となるため、大規模な
シフトレジスタＴ’が必要となり、回路の小型化が困難
となる問題点がある。
【０００７】そこで、この発明の目的は、低消費電力お
よび回路の小型化を実現することの出来るＤＱＰＳＫ遅
延検波回路を提供することにある。
よび回路の小型化を実現することの出来るＤＱＰＳＫ遅
延検波回路を提供することにある。
【０００８】
【課題を解決するための手段】この発明のＤＱＰＳＫ遅
延検波回路は、入力信号を同期検波し同相検波信号と直
交検波信号の２つの復調信号を得る準同期検波部と、前
記２つの復調信号からベースバンド信号を取り出す低域
通過フィルタ部と、前記ベースバンド信号をシンボルレ
ート周波数より十分高い周波数のクロック信号によりサ
ンプリングし所定の量子化ビット数によりＡ／Ｄ変換す
るＡ／Ｄ変換部と、そのＡ／Ｄ変換部の出力のアイパタ
ーンの変化に基づいて前記ベースバンド信号に同期し且
つシンボルレート周波数の１倍および２倍の周波数のク
ロック信号をそれぞれ生成するクロック生成部と、前記
ベースバンド信号に同期し且つシンボルレート周波数の
１倍の周波数のクロック信号により作動して，前記Ａ／
Ｄ変換部の出力を１タイムスロット分遅延させるデータ
遅延部と、前記ベースバンド信号に同期し且つシンボル
レート周波数の１倍の周波数のクロック信号により作動
して，前記Ａ／Ｄ変換部の現在の出力と上記データ遅延
回路で遅延させた１タイムスロット分前のＡ／Ｄ変換部
の出力とからＩ信号とＱ信号を生成する演算部と、前記
ベースバンド信号に同期し且つシンボルレート周波数の
２倍の周波数のクロック信号により作動して，前記Ｉ信
号とＱ信号から同相成分信号と直交成分信号を復調し且
つパラレル／シリアル変換してデータを出力する判定部
とを備えたことを構成上の特徴とするものである。
延検波回路は、入力信号を同期検波し同相検波信号と直
交検波信号の２つの復調信号を得る準同期検波部と、前
記２つの復調信号からベースバンド信号を取り出す低域
通過フィルタ部と、前記ベースバンド信号をシンボルレ
ート周波数より十分高い周波数のクロック信号によりサ
ンプリングし所定の量子化ビット数によりＡ／Ｄ変換す
るＡ／Ｄ変換部と、そのＡ／Ｄ変換部の出力のアイパタ
ーンの変化に基づいて前記ベースバンド信号に同期し且
つシンボルレート周波数の１倍および２倍の周波数のク
ロック信号をそれぞれ生成するクロック生成部と、前記
ベースバンド信号に同期し且つシンボルレート周波数の
１倍の周波数のクロック信号により作動して，前記Ａ／
Ｄ変換部の出力を１タイムスロット分遅延させるデータ
遅延部と、前記ベースバンド信号に同期し且つシンボル
レート周波数の１倍の周波数のクロック信号により作動
して，前記Ａ／Ｄ変換部の現在の出力と上記データ遅延
回路で遅延させた１タイムスロット分前のＡ／Ｄ変換部
の出力とからＩ信号とＱ信号を生成する演算部と、前記
ベースバンド信号に同期し且つシンボルレート周波数の
２倍の周波数のクロック信号により作動して，前記Ｉ信
号とＱ信号から同相成分信号と直交成分信号を復調し且
つパラレル／シリアル変換してデータを出力する判定部
とを備えたことを構成上の特徴とするものである。
【０００９】
【作用】この発明のＤＱＰＳＫ遅延検波回路では、準同
期検波部と低域通過フィルタ部とにより入力信号からベ
ースバンド信号を得て、それをＡ／Ｄ変換部でＡ／Ｄ変
換する。そして、そのＡ／Ｄ変換部の現在の出力と，遅
延部で遅延させた１タイムスロット分前の前記Ａ／Ｄ変
換回路の出力とを、演算部で演算し、Ｉ信号およびＱ信
号を得る。さらに、前記判定部で前記Ｉ信号およびＱ信
号からデータを得て出力する。ここで、遅延部と演算部
とに供給するクロック信号は、Ａ／Ｄ変換部の出力のア
イパターンの変化に基づいて生成されるもので、ベース
バンド信号に同期し且つシンボルレート周波数のクロッ
ク信号である。
期検波部と低域通過フィルタ部とにより入力信号からベ
ースバンド信号を得て、それをＡ／Ｄ変換部でＡ／Ｄ変
換する。そして、そのＡ／Ｄ変換部の現在の出力と，遅
延部で遅延させた１タイムスロット分前の前記Ａ／Ｄ変
換回路の出力とを、演算部で演算し、Ｉ信号およびＱ信
号を得る。さらに、前記判定部で前記Ｉ信号およびＱ信
号からデータを得て出力する。ここで、遅延部と演算部
とに供給するクロック信号は、Ａ／Ｄ変換部の出力のア
イパターンの変化に基づいて生成されるもので、ベース
バンド信号に同期し且つシンボルレート周波数のクロッ
ク信号である。
【００１０】このように、ベースバンド信号に同期し且
つシンボルレート周波数のクロック信号を作り出し、そ
れにより遅延部と演算部とを作動させるようにしたた
め、高速で作動させていた従来に比較して、消費電力を
低減できる。また、遅延部の構成を小規模化でき、回路
を小型化できる。
つシンボルレート周波数のクロック信号を作り出し、そ
れにより遅延部と演算部とを作動させるようにしたた
め、高速で作動させていた従来に比較して、消費電力を
低減できる。また、遅延部の構成を小規模化でき、回路
を小型化できる。
【００１１】
【実施例】以下、図に示す実施例によりこの発明をさら
に詳細に説明する。なお、これによりこの発明が限定さ
れるものではない。
に詳細に説明する。なお、これによりこの発明が限定さ
れるものではない。
【００１２】図１は、この発明の一実施例のＤＱＰＳＫ
遅延検波回路の構成を示すブロック図である。このＤＱ
ＰＳＫ遅延検波回路１は、準同期検波部２と，低域通過
フィルタ部３と，Ａ／Ｄ変換部４と，データ遅延部５
と，演算部６と，判定部７と，クロック生成部８とから
構成されている。データ遅延部５は、シフトレジスタＴ
を備えている。クロック生成部８は、クロック信号発生
回路９と，ＢＴＲ１０とを備えている。
遅延検波回路の構成を示すブロック図である。このＤＱ
ＰＳＫ遅延検波回路１は、準同期検波部２と，低域通過
フィルタ部３と，Ａ／Ｄ変換部４と，データ遅延部５
と，演算部６と，判定部７と，クロック生成部８とから
構成されている。データ遅延部５は、シフトレジスタＴ
を備えている。クロック生成部８は、クロック信号発生
回路９と，ＢＴＲ１０とを備えている。
【００１３】Ａ／Ｄ変換部４には、クロック生成部８の
クロック信号発生回路９から、シンボルレート周波数ｆ
の３２倍の周波数のクロック信号３２ｆが、供給されて
いる。また、データ遅延部５５および演算部５６には、
クロック生成部５８のＢＴＲ１０からシンボルレート周
波数ｆのクロック信号ｆが供給されている。さらに、判
定部７には、クロック生成部８のＢＴＲ１０からシンボ
ルレート周波数ｆの２倍の周波数のクロック信号２ｆが
供給されている。
クロック信号発生回路９から、シンボルレート周波数ｆ
の３２倍の周波数のクロック信号３２ｆが、供給されて
いる。また、データ遅延部５５および演算部５６には、
クロック生成部５８のＢＴＲ１０からシンボルレート周
波数ｆのクロック信号ｆが供給されている。さらに、判
定部７には、クロック生成部８のＢＴＲ１０からシンボ
ルレート周波数ｆの２倍の周波数のクロック信号２ｆが
供給されている。
【００１４】図２に示すように、ＢＴＲ１０は、開口部
検出部１０ａと，ウィンドウ設定部１０ｂと，ゼロクロ
ス検出部１０ｃと，ＡＮＤゲート部１０ｄと，ＤＰＬＬ
１０ｅと，周波数２倍回路１０ｆとから構成されてい
る。
検出部１０ａと，ウィンドウ設定部１０ｂと，ゼロクロ
ス検出部１０ｃと，ＡＮＤゲート部１０ｄと，ＤＰＬＬ
１０ｅと，周波数２倍回路１０ｆとから構成されてい
る。
【００１５】次に、動作について説明する。このＤＱＰ
ＳＫ遅延検波回路１では、入力信号を準同期検波部２で
同期検波し、得られた同相検波出力Ｘと直交検波出力Ｙ
を低域通過フィルタ部３に通し、ベースバンド信号を得
る。そして、そのベースバンド信号を、Ａ／Ｄ変換部４
で、シンボルレート周波数ｆの３２倍の周波数でサンプ
リングし、量子化ビット６ビットでＡ／Ｄ変換する。Ａ
／Ｄ変換されたディジタルデータＸｋ，Ｙｋは、データ
遅延部５と，クロック生成部８のＢＴＲ１０とに入力さ
れる。
ＳＫ遅延検波回路１では、入力信号を準同期検波部２で
同期検波し、得られた同相検波出力Ｘと直交検波出力Ｙ
を低域通過フィルタ部３に通し、ベースバンド信号を得
る。そして、そのベースバンド信号を、Ａ／Ｄ変換部４
で、シンボルレート周波数ｆの３２倍の周波数でサンプ
リングし、量子化ビット６ビットでＡ／Ｄ変換する。Ａ
／Ｄ変換されたディジタルデータＸｋ，Ｙｋは、データ
遅延部５と，クロック生成部８のＢＴＲ１０とに入力さ
れる。
【００１６】データ遅延部５に入力されたディジタルデ
ータＸｋ，Ｙｋは、そのまま演算部６へ出力されると共
に、シフトレジスタＴ，Ｔに入力される。シフトレジス
タＴ，Ｔは、１タイムスロット分遅延したディジタルデ
ータＸｋ-1，Ｙｋ-1を演算部６へ出力する。
ータＸｋ，Ｙｋは、そのまま演算部６へ出力されると共
に、シフトレジスタＴ，Ｔに入力される。シフトレジス
タＴ，Ｔは、１タイムスロット分遅延したディジタルデ
ータＸｋ-1，Ｙｋ-1を演算部６へ出力する。
【００１７】クロック生成部８のＢＴＲ１０に入力され
たディジタルデータＸｋ，Ｙｋは、開口部検出部１０ａ
とゼロクロス検出部１０ｃとに供給される。開口部検出
部１０ａでは、ディジタルデータＸｋ，Ｙｋからアイパ
ターンの開口部が最大になるタイミング（図３に示すＡ
点）を検出し、開口部タイミング信号をウィンドウ設定
部１０ｂに出力する。ウィンドウ設定部１０ｂでは、前
記開口部タイミング信号をトリガとしてタイマを起動す
る。そのタイマは、予め定められた時間幅（図３に示す
ウィンドウの幅）のウィンドウ信号をＡＮＤゲート部１
０ｄに出力する。
たディジタルデータＸｋ，Ｙｋは、開口部検出部１０ａ
とゼロクロス検出部１０ｃとに供給される。開口部検出
部１０ａでは、ディジタルデータＸｋ，Ｙｋからアイパ
ターンの開口部が最大になるタイミング（図３に示すＡ
点）を検出し、開口部タイミング信号をウィンドウ設定
部１０ｂに出力する。ウィンドウ設定部１０ｂでは、前
記開口部タイミング信号をトリガとしてタイマを起動す
る。そのタイマは、予め定められた時間幅（図３に示す
ウィンドウの幅）のウィンドウ信号をＡＮＤゲート部１
０ｄに出力する。
【００１８】一方、ゼロクロス検出部１０ｃでは、ディ
ジタルデータＸｋ，Ｙｋからアイパターンのゼロクロス
点（図３のＢ点）を検出し、ゼロクロス点タイミング信
号をＡＮＤゲート部１０ｄに出力する。
ジタルデータＸｋ，Ｙｋからアイパターンのゼロクロス
点（図３のＢ点）を検出し、ゼロクロス点タイミング信
号をＡＮＤゲート部１０ｄに出力する。
【００１９】ＡＮＤゲート部１０ｄは、前記ウィンドウ
信号が入力されている期間中に前記ゼロクロス点タイミ
ング信号が入力されると、そのゼロクロス点タイミング
信号を通過させる。ＤＰＬＬ１０ｅは、クロック信号３
２ｆからクロック信号ｆを作り出して出力しているが、
前記ゼロクロス点タイミング信号が入力されると、その
タイミングからクロック信号ｆの位相の遅れ／進みを判
定し、タイミングを調整する。この結果、クロック信号
ｆは、ベースバンド信号に同期し且つシンボルレート周
波数ｆのクロック信号となる。また、周波数２倍回路１
０ｆは、クロック信号ｆから、ベースバンド信号に同期
し且つシンボルレート周波数ｆの２倍の周波数のクロッ
ク信号２ｆを作り出す。
信号が入力されている期間中に前記ゼロクロス点タイミ
ング信号が入力されると、そのゼロクロス点タイミング
信号を通過させる。ＤＰＬＬ１０ｅは、クロック信号３
２ｆからクロック信号ｆを作り出して出力しているが、
前記ゼロクロス点タイミング信号が入力されると、その
タイミングからクロック信号ｆの位相の遅れ／進みを判
定し、タイミングを調整する。この結果、クロック信号
ｆは、ベースバンド信号に同期し且つシンボルレート周
波数ｆのクロック信号となる。また、周波数２倍回路１
０ｆは、クロック信号ｆから、ベースバンド信号に同期
し且つシンボルレート周波数ｆの２倍の周波数のクロッ
ク信号２ｆを作り出す。
【００２０】先述したように、一般に、Ａ／Ｄ変換部４
における量子化ビット数をｍとし，データ遅延部５のシ
フトレジスタＴにおけるサンプリング周波数とシンボル
レート周波数の比（＝サンプリング周波数／シンボルレ
ート周波数）をｎとすると、データ遅延部５のシフトレ
ジスタＴのフリップフロップは２ｍｎ個が必要となる。
ところが、この実施例では、ベースバンド信号に同期し
且つシンボルレート周波数ｆのクロック信号ｆが前記デ
ータ遅延部５に供給されるため、シフトレジスタＴのフ
リップフロップは、２＊６＊１個で済むこととなる。ま
た、消費電力も少なくて済むようになる。
における量子化ビット数をｍとし，データ遅延部５のシ
フトレジスタＴにおけるサンプリング周波数とシンボル
レート周波数の比（＝サンプリング周波数／シンボルレ
ート周波数）をｎとすると、データ遅延部５のシフトレ
ジスタＴのフリップフロップは２ｍｎ個が必要となる。
ところが、この実施例では、ベースバンド信号に同期し
且つシンボルレート周波数ｆのクロック信号ｆが前記デ
ータ遅延部５に供給されるため、シフトレジスタＴのフ
リップフロップは、２＊６＊１個で済むこととなる。ま
た、消費電力も少なくて済むようになる。
【００２１】演算部６は、ディジタルデータＸｋ，Ｙｋ
と１タイムスロット分前のディジタルデータＸｋ-1，Ｙ
ｋ-1とにより所定の演算を行い、直交するＩ信号および
Ｑ信号を復号する。ここでも、ベースバンド信号に同期
し且つシンボルレート周波数ｆのクロック信号ｆが演算
部６に供給されるため、消費電力が少なくて済む。
と１タイムスロット分前のディジタルデータＸｋ-1，Ｙ
ｋ-1とにより所定の演算を行い、直交するＩ信号および
Ｑ信号を復号する。ここでも、ベースバンド信号に同期
し且つシンボルレート周波数ｆのクロック信号ｆが演算
部６に供給されるため、消費電力が少なくて済む。
【００２２】判定部７は、ベースバンド信号に同期し且
つシンボルレート周波数ｆの２倍の周波数のクロック信
号２ｆにより同相信号および直交信号を復調し、Parall
el／Serial変換を行い、データを出力する。
つシンボルレート周波数ｆの２倍の周波数のクロック信
号２ｆにより同相信号および直交信号を復調し、Parall
el／Serial変換を行い、データを出力する。
【００２３】
【発明の効果】この発明のＤＱＰＳＫ遅延検波回路によ
れば、遅延部と演算部が、ベースバンド信号に同期し且
つシンボルレート周波数ｆのクロック信号により作動す
るから、消費電力を抑制することが出来る。また、遅延
部におけるシフトレジスタの数が少なくて済むので、回
路を簡単化，小型化できる。
れば、遅延部と演算部が、ベースバンド信号に同期し且
つシンボルレート周波数ｆのクロック信号により作動す
るから、消費電力を抑制することが出来る。また、遅延
部におけるシフトレジスタの数が少なくて済むので、回
路を簡単化，小型化できる。
【図１】この発明の一実施例のＤＱＰＳＫ遅延検波回路
のブロック図である。
のブロック図である。
【図２】クロック生成部のブロック図である。
【図３】Ａ／Ｄ変換部の出力のアイパターンを示す説明
図である。
図である。
【図４】従来のＤＱＰＳＫ遅延検波回路の一例のブロッ
ク図である。
ク図である。
１ ＤＱＰＳＫ遅延検波回路 ２ 準同期検波部 ３ 低域通過フィルタ部 ４ Ａ／Ｄ変換部 ５ データ遅延部 ６ 演算部 ７ 判定部 ８ クロック生成部
Claims (1)
- 【請求項１】 入力信号を同期検波し同相検波信号と直
交検波信号の２つの復調信号を得る準同期検波部と、前
記２つの復調信号からベースバンド信号を取り出す低域
通過フィルタ部と、前記ベースバンド信号をシンボルレ
ート周波数より十分高い周波数のクロック信号によりサ
ンプリングし所定の量子化ビット数によりＡ／Ｄ変換す
るＡ／Ｄ変換部と、そのＡ／Ｄ変換部の出力のアイパタ
ーンの変化に基づいて前記ベースバンド信号に同期し且
つシンボルレート周波数の１倍および２倍の周波数のク
ロック信号をそれぞれ生成するクロック生成部と、前記
ベースバンド信号に同期し且つシンボルレート周波数の
１倍の周波数のクロック信号により作動して，前記Ａ／
Ｄ変換部の出力を１タイムスロット分遅延させるデータ
遅延部と、前記ベースバンド信号に同期し且つシンボル
レート周波数の１倍の周波数のクロック信号により作動
して，前記Ａ／Ｄ変換部の現在の出力と上記データ遅延
回路で遅延させた１タイムスロット分前のＡ／Ｄ変換部
の出力とからＩ信号とＱ信号を生成する演算部と、前記
ベースバンド信号に同期し且つシンボルレート周波数の
２倍の周波数のクロック信号により作動して，前記Ｉ信
号とＱ信号から同相成分信号と直交成分信号を復調し且
つパラレル／シリアル変換してデータを出力する判定部
とを備えたことを特徴とするＤＱＰＳＫ遅延検波回路。
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