JPH0548663A - 位相復調器 - Google Patents
位相復調器Info
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- JPH0548663A JPH0548663A JP3168596A JP16859691A JPH0548663A JP H0548663 A JPH0548663 A JP H0548663A JP 3168596 A JP3168596 A JP 3168596A JP 16859691 A JP16859691 A JP 16859691A JP H0548663 A JPH0548663 A JP H0548663A
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- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【目的】ディジタル信号によりＰＳＫ変調された搬送波
ＰＳＫ波信号をアナログ回路を用いることなく直接復調
する。 【構成】遅延検波方式の復調回路では、サンプラ２によ
ってボータイミング信号ｃは、ゼロクロス検出器１で論
理レベルに変換されたＰＳＫ信号ａの最初の立ち上りに
同期した同期ボータイミング信号ｄに変換される。一
方、リング発振器３は、ＰＳＫ信号ａの搬送波周波数と
同じ周波数の位相がＮ等分されたＮ個のタップに出力ｅ
を生ずる。出力ｅは、ラッチ４により同期ボータイミン
グ信号ｄでラッチされる。相隣るラッチ出力ｅの論理レ
ベルが変化する点が上記ディジタル信号の位相情報とな
る。位相情報はエンコーダ５でエンコードされて復調出
力ｇを形成する。同期検波方式の復調回路では、上記位
相情報から同期位相確定回路の出力であるオフセット位
相を減算してＰＳＫ信号ａの基準位相を確定する。
ＰＳＫ波信号をアナログ回路を用いることなく直接復調
する。 【構成】遅延検波方式の復調回路では、サンプラ２によ
ってボータイミング信号ｃは、ゼロクロス検出器１で論
理レベルに変換されたＰＳＫ信号ａの最初の立ち上りに
同期した同期ボータイミング信号ｄに変換される。一
方、リング発振器３は、ＰＳＫ信号ａの搬送波周波数と
同じ周波数の位相がＮ等分されたＮ個のタップに出力ｅ
を生ずる。出力ｅは、ラッチ４により同期ボータイミン
グ信号ｄでラッチされる。相隣るラッチ出力ｅの論理レ
ベルが変化する点が上記ディジタル信号の位相情報とな
る。位相情報はエンコーダ５でエンコードされて復調出
力ｇを形成する。同期検波方式の復調回路では、上記位
相情報から同期位相確定回路の出力であるオフセット位
相を減算してＰＳＫ信号ａの基準位相を確定する。
Description
【０００１】
【産業上の利用分野】本発明はディジタル信号で位相変
調された搬送波（ＰＳＫ信号）をディジタル・データに
復調する位相復調器に関する。
調された搬送波（ＰＳＫ信号）をディジタル・データに
復調する位相復調器に関する。
【０００２】
【従来の技術】従来技術によるＰＳＫ信号復調用の位相
復調器のひとつの例は、入力ＰＳＫ信号を一旦中間周波
数（ＩＦ）信号に周波数変換する。そのＩＦ信号はアナ
ログ位相復調回路によってベースバンド信号に位相復調
され、そのベースバンド信号がディジタル信号に変換さ
れる。このような位相復調器は、構成が複雑であるため
に回路を小型にすることが困難であるだけでなく調整を
要する回路定数が多いという欠点を含んでいる。
復調器のひとつの例は、入力ＰＳＫ信号を一旦中間周波
数（ＩＦ）信号に周波数変換する。そのＩＦ信号はアナ
ログ位相復調回路によってベースバンド信号に位相復調
され、そのベースバンド信号がディジタル信号に変換さ
れる。このような位相復調器は、構成が複雑であるため
に回路を小型にすることが困難であるだけでなく調整を
要する回路定数が多いという欠点を含んでいる。
【０００３】従来技術による位相復調器のもう一つの例
は、本出願と同一の出願人による特願平１−３２８８２
４（出願日、平成元年１２月１８日）に述べられている
ように、ＩＦ信号に変換されたＰＳＫ信号からアナログ
的復調手段を経由することなく、直接にディジタル・デ
ータをとりだす。この位相復調器は、入力されたＰＳＫ
信号のゼロクロス点を検出し、ゼロクロス検出信号を発
生するゼロ・クロス検出器を備える。ゼロクロス検出信
号は同期回路に供給され、この同期回路のもう一つの入
力であるＩＦ信号から抽出されたボータイミング信号を
同期ボータイミング信号に変換する。一方、予め定めら
れた周波数のクロックパルスを発生する発振器に接続さ
れたカウンタは、クロックパルスをカウントし、カウン
ト値をパルス数の形式で出力する。このカウンタは比較
位相発生器として動作している。上記カウンタ出力と同
期ボータイミング信号とを受ける位相比較器は、時間的
に相隣る２つの同期ボータイミング信号の間に発生する
パルスの数をカウントし、そのカウント結果から互いに
相隣る２つのボー期間の間の位相差を表すディジタル信
号を発生する。この位相差表示ディジタル信号を受ける
判断回路は、位相差の位相領域に応答して復調出力を発
生する。
は、本出願と同一の出願人による特願平１−３２８８２
４（出願日、平成元年１２月１８日）に述べられている
ように、ＩＦ信号に変換されたＰＳＫ信号からアナログ
的復調手段を経由することなく、直接にディジタル・デ
ータをとりだす。この位相復調器は、入力されたＰＳＫ
信号のゼロクロス点を検出し、ゼロクロス検出信号を発
生するゼロ・クロス検出器を備える。ゼロクロス検出信
号は同期回路に供給され、この同期回路のもう一つの入
力であるＩＦ信号から抽出されたボータイミング信号を
同期ボータイミング信号に変換する。一方、予め定めら
れた周波数のクロックパルスを発生する発振器に接続さ
れたカウンタは、クロックパルスをカウントし、カウン
ト値をパルス数の形式で出力する。このカウンタは比較
位相発生器として動作している。上記カウンタ出力と同
期ボータイミング信号とを受ける位相比較器は、時間的
に相隣る２つの同期ボータイミング信号の間に発生する
パルスの数をカウントし、そのカウント結果から互いに
相隣る２つのボー期間の間の位相差を表すディジタル信
号を発生する。この位相差表示ディジタル信号を受ける
判断回路は、位相差の位相領域に応答して復調出力を発
生する。
【０００４】上記第２の従来例の位相復調器は、アナロ
グ的な位相復調手段によることなく、ディジタル回路に
よってＰＳＫ信号の位相復調を行っているので、ＩＣ化
が容易である利点を有し、小型かつ低消費電力が要求さ
れる携帯無線機等に適する。また、回路定数の調整が不
要であることも利点の１つである。しかし、クロックパ
ルスをカウントするカウンタは、高速動作に難点がある
ため、高速のディジタルデータを復調するにはある程度
の制約は避けられない。例えば、現在のＣＭＯＳ論理回
路を用いるカウンタの最高動作速度は３０ＭＨｚ程度で
あり、この位相復調器の位相識別レベルを３２とする
と、入力されるＰＳＫ信号の搬送波上限は１ＭＨｚ程度
となる。また、この位相復調器は遅延検波方式のもので
あるので、同期検波方式の位相復調器のものに比べて、
同一のＣ／Ｎ比（Carreir to NoiseRatio）のＰＳＫ信
号の受信についてのＢＥＲ（Bit Error Rate）が劣る。
グ的な位相復調手段によることなく、ディジタル回路に
よってＰＳＫ信号の位相復調を行っているので、ＩＣ化
が容易である利点を有し、小型かつ低消費電力が要求さ
れる携帯無線機等に適する。また、回路定数の調整が不
要であることも利点の１つである。しかし、クロックパ
ルスをカウントするカウンタは、高速動作に難点がある
ため、高速のディジタルデータを復調するにはある程度
の制約は避けられない。例えば、現在のＣＭＯＳ論理回
路を用いるカウンタの最高動作速度は３０ＭＨｚ程度で
あり、この位相復調器の位相識別レベルを３２とする
と、入力されるＰＳＫ信号の搬送波上限は１ＭＨｚ程度
となる。また、この位相復調器は遅延検波方式のもので
あるので、同期検波方式の位相復調器のものに比べて、
同一のＣ／Ｎ比（Carreir to NoiseRatio）のＰＳＫ信
号の受信についてのＢＥＲ（Bit Error Rate）が劣る。
【０００５】
【発明が解決しようとする課題】本発明の第１の目的
は、小型・軽量かつ調整不要な遅延検波方式または同期
検波方式のＰＳＫ信号用位相復調器を提供することにあ
る。
は、小型・軽量かつ調整不要な遅延検波方式または同期
検波方式のＰＳＫ信号用位相復調器を提供することにあ
る。
【０００６】本発明の第２の目的は、ディジタル回路化
したこの種の位相復調器を提供することにある。
したこの種の位相復調器を提供することにある。
【０００７】本発明の第３の目的は、高速ディジタル・
データの復調に適したＰＳＫ信号位相復調器を提供する
ことにある。
データの復調に適したＰＳＫ信号位相復調器を提供する
ことにある。
【０００８】
【課題を解決するための手段】遅延検波方式の位相復調
器は、高周波数帯または中間周波数帯のＰＳＫ信号の入
力を受けるゼロクロス検出器を備える。このゼロクロス
検出器は、ＰＳＫ信号のゼロクロス点を検出し、ゼロク
ロス検出信号を発生する。ゼロクロス検出信号を受ける
サンプラは、ＰＳＫ信号の位相変換点、即ちディジタル
信号のボータイミングを示すボータイミング信号の供給
を併せて受け、上記ゼロクロス検出信号に同期した同期
ボータイミング信号を生ずる。一方、上記ＰＳＫ信号の
搬送周波数のほぼＭ（Ｍは１も含む自然数）倍の繰返し
周波数の基準同期パルスを発生する基準発振器は、この
基準同期パルスをリング発振器に供給する。リング発振
器は、リング状に接続したＮ（Ｎは複数）段の遅延素子
を備え、基準同期パルスに同期した同期パルスを発生す
る。リング発振器は、互いに相隣るタップ間で一様な位
相差２π／Ｎを有するＮ個のタップ出力を、各タップに
それぞれ接続された各々ラッチに出力する。ラッチは、
タップ出力の各々を同期ボータイミング信号に応答して
ラッチする。ここで、各タップ出力は互いに２π／Ｎの
位相差で出力されるように順次ならべられ、同期ボータ
イミング信号の比較位相とされる。ラッチ出力がタップ
出力に対応して順次ならべられていると、互いに相隣る
２つのラッチ出力の論理レベルが“１”から“０”に変
化する点が１個所ある。従って、この論理レベル変化点
を検査することによって、入力ＰＳＫ信号の変調位相が
２π／Ｎの位相識別度で識別される。上記ラッチに接続
された第１のエンコーダは、上記論理レベル変化点を表
す信号から、まず第１のボー期間におけるＰＳＫ信号の
位相を決定し、次いで第１のボー期間に続く第２のボー
期間におけるＰＳＫ信号の位相を決定し、さらに第１お
よび第２のボー期間のＰＳＫ信号の位相差を決定する。
最後に、第１のエンコーダは、各ボー期間における位相
差を表示する信号に基づいて、１ボー期間ごとのＰＳＫ
信号の位相差を決定し、復調出力とする。
器は、高周波数帯または中間周波数帯のＰＳＫ信号の入
力を受けるゼロクロス検出器を備える。このゼロクロス
検出器は、ＰＳＫ信号のゼロクロス点を検出し、ゼロク
ロス検出信号を発生する。ゼロクロス検出信号を受ける
サンプラは、ＰＳＫ信号の位相変換点、即ちディジタル
信号のボータイミングを示すボータイミング信号の供給
を併せて受け、上記ゼロクロス検出信号に同期した同期
ボータイミング信号を生ずる。一方、上記ＰＳＫ信号の
搬送周波数のほぼＭ（Ｍは１も含む自然数）倍の繰返し
周波数の基準同期パルスを発生する基準発振器は、この
基準同期パルスをリング発振器に供給する。リング発振
器は、リング状に接続したＮ（Ｎは複数）段の遅延素子
を備え、基準同期パルスに同期した同期パルスを発生す
る。リング発振器は、互いに相隣るタップ間で一様な位
相差２π／Ｎを有するＮ個のタップ出力を、各タップに
それぞれ接続された各々ラッチに出力する。ラッチは、
タップ出力の各々を同期ボータイミング信号に応答して
ラッチする。ここで、各タップ出力は互いに２π／Ｎの
位相差で出力されるように順次ならべられ、同期ボータ
イミング信号の比較位相とされる。ラッチ出力がタップ
出力に対応して順次ならべられていると、互いに相隣る
２つのラッチ出力の論理レベルが“１”から“０”に変
化する点が１個所ある。従って、この論理レベル変化点
を検査することによって、入力ＰＳＫ信号の変調位相が
２π／Ｎの位相識別度で識別される。上記ラッチに接続
された第１のエンコーダは、上記論理レベル変化点を表
す信号から、まず第１のボー期間におけるＰＳＫ信号の
位相を決定し、次いで第１のボー期間に続く第２のボー
期間におけるＰＳＫ信号の位相を決定し、さらに第１お
よび第２のボー期間のＰＳＫ信号の位相差を決定する。
最後に、第１のエンコーダは、各ボー期間における位相
差を表示する信号に基づいて、１ボー期間ごとのＰＳＫ
信号の位相差を決定し、復調出力とする。
【０００９】同期検波方式の位相復調器は、ラッチ出力
を得るところまでは、遅延検波方式のものと同じ信号処
理を行う。ラッチに接続される第２のエンコーダは、ラ
ッチ出力の論理レベル変化点表示信号から、このラッチ
出力が得られたボー期間における、入力ＰＳＫ信号の
「仮の復調位相」を決定する。第１のエンコーダに接続
された減算器は、この「仮の復調位相」から復調位相の
定常的な位相誤差部分であるオフセット位相を減算し、
ＰＳＫ信号の基準位相が決定された復調信号をとりだ
す。減算回路に接続された判定回路は、復調信号からＰ
ＳＫ信号の復調位相領域を決定して復調する。一方、オ
フセット位相は、減算器に接続された同期位相決定手段
により復調信号から生成される。
を得るところまでは、遅延検波方式のものと同じ信号処
理を行う。ラッチに接続される第２のエンコーダは、ラ
ッチ出力の論理レベル変化点表示信号から、このラッチ
出力が得られたボー期間における、入力ＰＳＫ信号の
「仮の復調位相」を決定する。第１のエンコーダに接続
された減算器は、この「仮の復調位相」から復調位相の
定常的な位相誤差部分であるオフセット位相を減算し、
ＰＳＫ信号の基準位相が決定された復調信号をとりだ
す。減算回路に接続された判定回路は、復調信号からＰ
ＳＫ信号の復調位相領域を決定して復調する。一方、オ
フセット位相は、減算器に接続された同期位相決定手段
により復調信号から生成される。
【００１０】
【実施例】次に図面を参照して本発明について説明す
る。
る。
【００１１】図１は本発明による一実施例のブロック図
であり、図２はその動作を説明する波形図である。図１
および図２を参照して、遅延検波方式のＰＳＫ信号位相
復調器の動作を説明する。
であり、図２はその動作を説明する波形図である。図１
および図２を参照して、遅延検波方式のＰＳＫ信号位相
復調器の動作を説明する。
【００１２】ＰＳＫ信号ａは、ディジタル信号によって
位相変調した、あるいはそのような被変調搬送波を中間
周波数に変換した中間周波数（ＩＦ）信号であり、時刻
ｔ０からｔ３までの１ボー期間Ｔの間にπ３／４だけ位
相が進む信号である。このＰＳＫ信号ａは、ゼロクロス
検出器１に供給され、ＰＳＫ信号ａの電圧レベルが正の
とき論理レベル“１”を持ち、そのレベルが零または負
のとき論理レベル“０”をもつゼロクロス信号ｂに変換
される。ゼロクロス検出器１は、従来技術により比較器
等の論理回路で構成できる。
位相変調した、あるいはそのような被変調搬送波を中間
周波数に変換した中間周波数（ＩＦ）信号であり、時刻
ｔ０からｔ３までの１ボー期間Ｔの間にπ３／４だけ位
相が進む信号である。このＰＳＫ信号ａは、ゼロクロス
検出器１に供給され、ＰＳＫ信号ａの電圧レベルが正の
とき論理レベル“１”を持ち、そのレベルが零または負
のとき論理レベル“０”をもつゼロクロス信号ｂに変換
される。ゼロクロス検出器１は、従来技術により比較器
等の論理回路で構成できる。
【００１３】ＰＳＫ信号ａの１ボー期間Ｔを一周期とす
る外部からのボータイミング信号ｃとともにサンプラ２
に供給され、ボータイミング信号ｃに同期したゼロクロ
ス信号ｂは同期ボータイミング信号ｄとしてサンプラ２
から出力される。即ち、サンプラ２は、論理レベル
“１”のボータイミング信号ｃを受信したのち最初に受
けたゼロクロス信号ｂのリーディングエッヂｔ１（立ち
上り）でボータイミング信号ｃに同期した論理レベル
“１”を持つ同期ボータイミング信号ｄを出力する。ま
た、サンプラ２は、論理レベル“０”のボータイミング
信号ｃを受信したのち最初に受けたゼロクロス信号ｂの
トレイリングエッヂｔ２（立ち下り）で同期ボータイミ
ング信号ｃを論理レベル“０”とする。このようにして
サンプラ２は、周期がボー期間Ｔとほぼ等しい同期ボー
タイミング信号ｄを発生する。なお、サンプラ２は、Ｄ
フリップフロップ等のエッジトリガ動作を行うフリップ
フロップ、即ちクロック端子にゼロクロス信号ｂを受
け、データ端子にボータイミング信号ｃを受け、出力端
子から同期ボータイミング信号ｄを出力するフリッフフ
ロップ（Ｆ／Ｆ）２１で構成できる。
る外部からのボータイミング信号ｃとともにサンプラ２
に供給され、ボータイミング信号ｃに同期したゼロクロ
ス信号ｂは同期ボータイミング信号ｄとしてサンプラ２
から出力される。即ち、サンプラ２は、論理レベル
“１”のボータイミング信号ｃを受信したのち最初に受
けたゼロクロス信号ｂのリーディングエッヂｔ１（立ち
上り）でボータイミング信号ｃに同期した論理レベル
“１”を持つ同期ボータイミング信号ｄを出力する。ま
た、サンプラ２は、論理レベル“０”のボータイミング
信号ｃを受信したのち最初に受けたゼロクロス信号ｂの
トレイリングエッヂｔ２（立ち下り）で同期ボータイミ
ング信号ｃを論理レベル“０”とする。このようにして
サンプラ２は、周期がボー期間Ｔとほぼ等しい同期ボー
タイミング信号ｄを発生する。なお、サンプラ２は、Ｄ
フリップフロップ等のエッジトリガ動作を行うフリップ
フロップ、即ちクロック端子にゼロクロス信号ｂを受
け、データ端子にボータイミング信号ｃを受け、出力端
子から同期ボータイミング信号ｄを出力するフリッフフ
ロップ（Ｆ／Ｆ）２１で構成できる。
【００１４】同期ボータイミング信号ｄは、ほぼ同一特
性を有するＮ個の遅延素子をリング状に接続して形成し
たリング発振器３のタップ出力ｅ、即ちｅ１，ｅ２，
…，ｅ（Ｎ−１），ｅＮとともに、ラッチ４に供給され
る。リング発振器３のいずれかの遅延素子の出力端から
得られるリング発振出力ｉ、これはいずれかのタップ出
力ｅでもあるが、の発振周波数ｆ１は、遅延素子の伝搬
遅延時間をｔｄとするとき、ｆ１＝１／Ｎ・ｔｄで表さ
れる。リング発振器３の互いに相隣るタップ出力ｅ、例
えばタップ出力ｅ１とｅ２は、２π／Ｎの位相差を持
つ。図２ではＮ＝８としてタップ出力ｅ１，ｅ２，…，
ｅ６およびｅ７を示しているので、タップｅ１とｅ２の
間，及びタップｅ６とｅ７の間は、それぞれπ／４の位
相差がある。リング発振器３の各遅延素子は、遅延制御
信号ｈにより制御されて伝搬遅延時間ｔｄを変化させ、
それによってリング発振器３の発振周波数ｆ１を変化さ
せる。リング発振器３の発振周波数ｆ１は、後述の方法
によってＰＳＫ信号ａの搬送波周波数ｆｍとほぼ等しく
される。
性を有するＮ個の遅延素子をリング状に接続して形成し
たリング発振器３のタップ出力ｅ、即ちｅ１，ｅ２，
…，ｅ（Ｎ−１），ｅＮとともに、ラッチ４に供給され
る。リング発振器３のいずれかの遅延素子の出力端から
得られるリング発振出力ｉ、これはいずれかのタップ出
力ｅでもあるが、の発振周波数ｆ１は、遅延素子の伝搬
遅延時間をｔｄとするとき、ｆ１＝１／Ｎ・ｔｄで表さ
れる。リング発振器３の互いに相隣るタップ出力ｅ、例
えばタップ出力ｅ１とｅ２は、２π／Ｎの位相差を持
つ。図２ではＮ＝８としてタップ出力ｅ１，ｅ２，…，
ｅ６およびｅ７を示しているので、タップｅ１とｅ２の
間，及びタップｅ６とｅ７の間は、それぞれπ／４の位
相差がある。リング発振器３の各遅延素子は、遅延制御
信号ｈにより制御されて伝搬遅延時間ｔｄを変化させ、
それによってリング発振器３の発振周波数ｆ１を変化さ
せる。リング発振器３の発振周波数ｆ１は、後述の方法
によってＰＳＫ信号ａの搬送波周波数ｆｍとほぼ等しく
される。
【００１５】基準位相発振器８は、発振周波数ｆ０の基
準位相信号ｋを発生する。発振周波数ｆ０は、ＰＳＫ信
号ａの復調精度をあげるために、ＰＳＫ信号ａの搬送波
周波数ｆｍのＭ倍にできるだけ近い周波数に設定する。
基準位相信号ｋとリング発振機出力ｉとの供給を受ける
位相比較器７は、両者の位相を比較し、位相誤差信号ｊ
を出力する。位相比較器７としては、基準位相信号ｋと
発振信号ｉの位相が連続的にずれる場合に最大値の位相
誤差信号ｊを出力する位相−周波数検出型の位相比較器
（Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏ
ｒ）が最も適している。位相誤差信号ｊは、ループフィ
ルタ６により平滑化され、遅延制御信号ｈとしてリング
発振器３に供給され、これらリング発振器３，位相比較
器７およびループフィルタ６は位相同期ループを形成
し、リング発振器３の発振周波数ｆ１は、基準位相信号
ｋに位相同期する。
準位相信号ｋを発生する。発振周波数ｆ０は、ＰＳＫ信
号ａの復調精度をあげるために、ＰＳＫ信号ａの搬送波
周波数ｆｍのＭ倍にできるだけ近い周波数に設定する。
基準位相信号ｋとリング発振機出力ｉとの供給を受ける
位相比較器７は、両者の位相を比較し、位相誤差信号ｊ
を出力する。位相比較器７としては、基準位相信号ｋと
発振信号ｉの位相が連続的にずれる場合に最大値の位相
誤差信号ｊを出力する位相−周波数検出型の位相比較器
（Ｐｈａｓｅ Ｆｒｅｑｕｅｎｃｙ Ｄｅｔｅｃｔｏ
ｒ）が最も適している。位相誤差信号ｊは、ループフィ
ルタ６により平滑化され、遅延制御信号ｈとしてリング
発振器３に供給され、これらリング発振器３，位相比較
器７およびループフィルタ６は位相同期ループを形成
し、リング発振器３の発振周波数ｆ１は、基準位相信号
ｋに位相同期する。
【００１６】ラッチ４は、リング発振器３のタップ出力
ｅ（ｅ１，ｅ２，…，ｅ（Ｎ−１），ｅＮ）をそれぞれ
同期ボータイミング信号ｄのリーディングエッジ（後述
の図２の時刻ｔ１およびｔ４）でラッチし、それぞれの
タップ出力ｅに対応するラッチ出力ｆ（ｆ１，ｆ２，
…，ｆ（Ｎ−１），ｆＮ）を出力する。図２を参照する
と、第１のボー期間である時刻ｔ１におけるラッチ出力
ｆは、ラッチ出力ｆ１，ｆ６，ｆ７が論理レベル
“１”、ラッチ出力ｆ２が論理レベル“０”である。一
方、第１のボー期間に続く第２のボー期間である時刻ｔ
４におけるラッチ出力ｆは、ラッチ出力ｆ６が論理レベ
ル“１”、ラッチ出力ｆ１，ｆ２，ｆ７が論理レベル
“０”である。図２においては、第１のボー期間ではラ
ッチ出力ｆ１とｆ２の間で論理レベルが“１”から
“０”に変化しており、第２のボー期間ではラッチ出力
ｆ６とｆ７の間で論理レベルが“１”から“０”に変化
している。ラッチ出力ｆの論理レベルが“１”から
“０”に変化する点は、同一ボー期間で１個所だけであ
る。ここで、ラッチ出力ｆは、ＰＳＫ信号ａのゼロクロ
ス点を基準とする同期ボータイミング信号ｄによりラッ
チされた信号であり、一方、２π／Ｎの位相差を有する
タップ出力ｅをラッチしたものである。従って、ラッチ
出力ｆが表す論理レベル変化点情報は、当該ボー期間に
おけるＰＳＫ信号ａの位相を２π／Ｎの細かさで示す。
従って、ラッチ出力ｆ１とｆ２を第１のボー期間におけ
る位相情報、ラッチ出力ｆ６とｆ７を第２のボー期間に
おける位相情報とすることができる。図２においては、
ラッチ出力ｆ１とｆ６の間には、５π／４の位相遅れ
（あるいは３π／４の位相進み）がある。即ち、ＰＳＫ
信号ａにおいて、第１のボー期間と第２のボー期間との
間には、３π／４の位相進みがある。
ｅ（ｅ１，ｅ２，…，ｅ（Ｎ−１），ｅＮ）をそれぞれ
同期ボータイミング信号ｄのリーディングエッジ（後述
の図２の時刻ｔ１およびｔ４）でラッチし、それぞれの
タップ出力ｅに対応するラッチ出力ｆ（ｆ１，ｆ２，
…，ｆ（Ｎ−１），ｆＮ）を出力する。図２を参照する
と、第１のボー期間である時刻ｔ１におけるラッチ出力
ｆは、ラッチ出力ｆ１，ｆ６，ｆ７が論理レベル
“１”、ラッチ出力ｆ２が論理レベル“０”である。一
方、第１のボー期間に続く第２のボー期間である時刻ｔ
４におけるラッチ出力ｆは、ラッチ出力ｆ６が論理レベ
ル“１”、ラッチ出力ｆ１，ｆ２，ｆ７が論理レベル
“０”である。図２においては、第１のボー期間ではラ
ッチ出力ｆ１とｆ２の間で論理レベルが“１”から
“０”に変化しており、第２のボー期間ではラッチ出力
ｆ６とｆ７の間で論理レベルが“１”から“０”に変化
している。ラッチ出力ｆの論理レベルが“１”から
“０”に変化する点は、同一ボー期間で１個所だけであ
る。ここで、ラッチ出力ｆは、ＰＳＫ信号ａのゼロクロ
ス点を基準とする同期ボータイミング信号ｄによりラッ
チされた信号であり、一方、２π／Ｎの位相差を有する
タップ出力ｅをラッチしたものである。従って、ラッチ
出力ｆが表す論理レベル変化点情報は、当該ボー期間に
おけるＰＳＫ信号ａの位相を２π／Ｎの細かさで示す。
従って、ラッチ出力ｆ１とｆ２を第１のボー期間におけ
る位相情報、ラッチ出力ｆ６とｆ７を第２のボー期間に
おける位相情報とすることができる。図２においては、
ラッチ出力ｆ１とｆ６の間には、５π／４の位相遅れ
（あるいは３π／４の位相進み）がある。即ち、ＰＳＫ
信号ａにおいて、第１のボー期間と第２のボー期間との
間には、３π／４の位相進みがある。
【００１７】ラッチ出力ｆを入力に受けるエンコーダ５
は、まず第１のボー期間におけるラッチ出力ｆ１，ｆ２
を位相情報として、第１のボー期間のＰＳＫ信号ａの位
相を決定し、次いで第２のボー期間におけるＰＳＫ信号
ａの位相をラッチ出力ｆ６とｆ７から決定し、次に第１
および第２のボー期間のＰＳＫ信号ａの位相差を計算す
る。さらに、エンコーダ５は、各ボー期間における位相
差データに基づいて、１ボーごとにＰＳＫ信号ａの差動
位相を決定し、復調信号ｇとして出力する。ＰＳＫ信号
ａがＱＰＳＫ変調された信号であれば、復調信号ｇは２
ビットのディジタル信号となる。
は、まず第１のボー期間におけるラッチ出力ｆ１，ｆ２
を位相情報として、第１のボー期間のＰＳＫ信号ａの位
相を決定し、次いで第２のボー期間におけるＰＳＫ信号
ａの位相をラッチ出力ｆ６とｆ７から決定し、次に第１
および第２のボー期間のＰＳＫ信号ａの位相差を計算す
る。さらに、エンコーダ５は、各ボー期間における位相
差データに基づいて、１ボーごとにＰＳＫ信号ａの差動
位相を決定し、復調信号ｇとして出力する。ＰＳＫ信号
ａがＱＰＳＫ変調された信号であれば、復調信号ｇは２
ビットのディジタル信号となる。
【００１８】なお、図１の実施例では、ゼロクロス信号
ｂのリーディングエッジをＰＳＫ信号ａのゼロクロス点
としているが、トレイリングエッジを代りにゼロクロス
点とすることもできる。また、タップ出力ｅの数である
Ｎを大きくすると、ＰＳＫ信号ａの位相識別の細かさを
高めることができるが、位相復調器全体の消費電力が増
加する。従ってＮは、位相復調に伴なう量子化雑音の許
容量との兼ね合いで適切な値に設定される。
ｂのリーディングエッジをＰＳＫ信号ａのゼロクロス点
としているが、トレイリングエッジを代りにゼロクロス
点とすることもできる。また、タップ出力ｅの数である
Ｎを大きくすると、ＰＳＫ信号ａの位相識別の細かさを
高めることができるが、位相復調器全体の消費電力が増
加する。従ってＮは、位相復調に伴なう量子化雑音の許
容量との兼ね合いで適切な値に設定される。
【００１９】サンプラ２に供給されるボータイミング信
号ｃをＰＳＫ信号ａから抽出するボータイミング信号抽
出回路は、例えば、Ｕ．Ｓ．Ｐａｔｅｎｔ Ｎｏ．４，
６８０，５５３に述べてある。ボータイミング信号抽出
回路は、対数増幅器および狭帯域の帯域通過ろ波器を主
な構成素子とする信号抽出回路により構成できる。
号ｃをＰＳＫ信号ａから抽出するボータイミング信号抽
出回路は、例えば、Ｕ．Ｓ．Ｐａｔｅｎｔ Ｎｏ．４，
６８０，５５３に述べてある。ボータイミング信号抽出
回路は、対数増幅器および狭帯域の帯域通過ろ波器を主
な構成素子とする信号抽出回路により構成できる。
【００２０】図３のブロック図を参照すると、図１の実
施例に含まれるリング発振器３は、Ｎ（Ｎは奇数）個の
同一特性のインバータ３１（３１Ａないし３１Ｎ）をリ
ング状に接続して構成されている。各インバータ３１そ
れぞれの出力端子からは、タップ出力ｅ（ｅ１，ｅ２，
…，ｅ（Ｎ−１），ｅＮ）が出力される。また、インバ
ータ３１の１つ（図ではインバータ３１Ｎ）からは、リ
ング発振出力ｉが供給される。各インバータ３１は、入
力の“０”から“１”への立ち上りに応答して出力が
“１”から“０”となるまでの所要時間をｔｄｆとし、
入力の“１”から“０”への立ち下りに応答して出力が
“０”から“１”となるまでの所要時間をｔｄｒとする
と、ｔｄｒ＋ｔｄｆに等しい伝搬遅延時間ｔｄを有す
る。リング発振器３の発振周波数ｆ１は、ｆ１＝１／ｔ
ｄ・Ｎとなる。ここで、インバータ３１がＣＭＯＳで構
成されている場合には、インバータ３１の伝搬遅延時間
ｔｄは現在５ｎＳ程度が実現されているので、Ｎを３２
とすると、リング発振器３の発振周波数ｆ１の上限は６
０ＭＨｚ程度となる。従って、入力ＰＳＫ信号ａの搬送
波周波数ｆｍの上限も６０ＭＨｚ程度となり、この実施
例による位相復調器の周波数上限はカウンタを比較位相
発生器とする位相復調器より相当緩和される。なお、各
インバータ３１の遅延制御端子にはそれぞれ遅延制御信
号ｈが入力され、インバータ３１の各々の伝搬遅延時間
ｔｄを制御する。各インバータ３１の電源端子を遅延制
御端子として使うことができる。
施例に含まれるリング発振器３は、Ｎ（Ｎは奇数）個の
同一特性のインバータ３１（３１Ａないし３１Ｎ）をリ
ング状に接続して構成されている。各インバータ３１そ
れぞれの出力端子からは、タップ出力ｅ（ｅ１，ｅ２，
…，ｅ（Ｎ−１），ｅＮ）が出力される。また、インバ
ータ３１の１つ（図ではインバータ３１Ｎ）からは、リ
ング発振出力ｉが供給される。各インバータ３１は、入
力の“０”から“１”への立ち上りに応答して出力が
“１”から“０”となるまでの所要時間をｔｄｆとし、
入力の“１”から“０”への立ち下りに応答して出力が
“０”から“１”となるまでの所要時間をｔｄｒとする
と、ｔｄｒ＋ｔｄｆに等しい伝搬遅延時間ｔｄを有す
る。リング発振器３の発振周波数ｆ１は、ｆ１＝１／ｔ
ｄ・Ｎとなる。ここで、インバータ３１がＣＭＯＳで構
成されている場合には、インバータ３１の伝搬遅延時間
ｔｄは現在５ｎＳ程度が実現されているので、Ｎを３２
とすると、リング発振器３の発振周波数ｆ１の上限は６
０ＭＨｚ程度となる。従って、入力ＰＳＫ信号ａの搬送
波周波数ｆｍの上限も６０ＭＨｚ程度となり、この実施
例による位相復調器の周波数上限はカウンタを比較位相
発生器とする位相復調器より相当緩和される。なお、各
インバータ３１の遅延制御端子にはそれぞれ遅延制御信
号ｈが入力され、インバータ３１の各々の伝搬遅延時間
ｔｄを制御する。各インバータ３１の電源端子を遅延制
御端子として使うことができる。
【００２１】図４のブロック図を参照すると、図１に含
まれるラッチ４はＮ個のＤフリップフロップ（Ｆ／Ｆ）
４１（４１Ａないし４１Ｎ）を含む。Ｆ／Ｆ４１それぞ
れのデータ端子には、対応するタップ出力ｅ（ｅ１ない
しｅＮ）が加えられる。すべてのＦ／Ｆ４１のクロック
端子には、同期ボータイミング信号ｄが加えられる。Ｆ
／Ｆ４１の出力端子からは、タップ出力ｅが同期ボータ
イミング信号ｄのリーディングエッジに同期してラッチ
されたラッチ出力ｆ（ｆ１ないしｆＮ）が出力される。
まれるラッチ４はＮ個のＤフリップフロップ（Ｆ／Ｆ）
４１（４１Ａないし４１Ｎ）を含む。Ｆ／Ｆ４１それぞ
れのデータ端子には、対応するタップ出力ｅ（ｅ１ない
しｅＮ）が加えられる。すべてのＦ／Ｆ４１のクロック
端子には、同期ボータイミング信号ｄが加えられる。Ｆ
／Ｆ４１の出力端子からは、タップ出力ｅが同期ボータ
イミング信号ｄのリーディングエッジに同期してラッチ
されたラッチ出力ｆ（ｆ１ないしｆＮ）が出力される。
【００２２】図５のブロック図を参照すると、図１の実
施例に含まれるエンコーダ５は、ラッチ出力ｆ（ｆ１な
いしｆＮ）を入力側の検出ゲート５１に受ける。検出ゲ
ート５１は、出力位相の順に並べられたタップ出力ｅに
対応したラッチ出力ｆををその順に受け、相隣る２つの
ラッチ出力ｆの論理レベル“１”，“０”の検出を行
う。即ち、検出ゲート５１は、第１の順位のラッチ出力
ｆをＡ，次に順位のラッチ出力ｆをＢとし、Ａが
“１”，かつＢが“０”のときのみ検出ゲート出力ｌを
“１”とする。検出ゲート５１は、論理レベル“１”，
“０”の検出を、全てのラッチ出力ｆの組み合わせＮ組
について行い、Ｎ個の検出ゲート出力ｌ（ｌ１ないしｌ
Ｎ）を出力する。この結果、検出ゲート５１は、ラッチ
出力ｆの論理レベル変化点、言い換えればＰＳＫ信号ａ
の時刻ｔ１における位相情報を検出ゲート出力ｌの論理
レベル“１”によって出力する。この論理レベル変化点
は、図２の時刻ｔ１においてはラッチ出力ｆ１とｆ２の
間である。
施例に含まれるエンコーダ５は、ラッチ出力ｆ（ｆ１な
いしｆＮ）を入力側の検出ゲート５１に受ける。検出ゲ
ート５１は、出力位相の順に並べられたタップ出力ｅに
対応したラッチ出力ｆををその順に受け、相隣る２つの
ラッチ出力ｆの論理レベル“１”，“０”の検出を行
う。即ち、検出ゲート５１は、第１の順位のラッチ出力
ｆをＡ，次に順位のラッチ出力ｆをＢとし、Ａが
“１”，かつＢが“０”のときのみ検出ゲート出力ｌを
“１”とする。検出ゲート５１は、論理レベル“１”，
“０”の検出を、全てのラッチ出力ｆの組み合わせＮ組
について行い、Ｎ個の検出ゲート出力ｌ（ｌ１ないしｌ
Ｎ）を出力する。この結果、検出ゲート５１は、ラッチ
出力ｆの論理レベル変化点、言い換えればＰＳＫ信号ａ
の時刻ｔ１における位相情報を検出ゲート出力ｌの論理
レベル“１”によって出力する。この論理レベル変化点
は、図２の時刻ｔ１においてはラッチ出力ｆ１とｆ２の
間である。
【００２３】Ｎ個パラレルの検出ゲートの出力ｌは、プ
ライオリティ・エンコーダ５２に並列に与えられる。プ
ライオリティ・エンコーダ５２は、優先順位の付けられ
たＮ個の入力端子に検出ゲート出力ｌを受け、論理レベ
ル“１”の検出ゲート出力ｌを受けた入力端子を検出す
る。優先順位は、Ｎ個の検出ゲート出力ｌのどれを始点
としてつけても差支えないが、検出ゲート出力ｌのなら
ぶ順序を固定する必要がある。プライオリティ・エンコ
ーダ５２は、論理レベル“１”が入力されている端子の
うち優先順位の高い端子を選択し、この端子の端子番号
ｍをパラレルのディジタル信号に符号化して出力する。
Ｎが８の場合は、端子番号信号ｍは３ビットのパラレル
信号となる。端子番号信号ｍは、ＰＳＫ信号ａを位相復
調した出力信号である。端子番号信号ｍは分岐されて、
一方はラッチ５３に、他方は補数回路５４に出力され
る。
ライオリティ・エンコーダ５２に並列に与えられる。プ
ライオリティ・エンコーダ５２は、優先順位の付けられ
たＮ個の入力端子に検出ゲート出力ｌを受け、論理レベ
ル“１”の検出ゲート出力ｌを受けた入力端子を検出す
る。優先順位は、Ｎ個の検出ゲート出力ｌのどれを始点
としてつけても差支えないが、検出ゲート出力ｌのなら
ぶ順序を固定する必要がある。プライオリティ・エンコ
ーダ５２は、論理レベル“１”が入力されている端子の
うち優先順位の高い端子を選択し、この端子の端子番号
ｍをパラレルのディジタル信号に符号化して出力する。
Ｎが８の場合は、端子番号信号ｍは３ビットのパラレル
信号となる。端子番号信号ｍは、ＰＳＫ信号ａを位相復
調した出力信号である。端子番号信号ｍは分岐されて、
一方はラッチ５３に、他方は補数回路５４に出力され
る。
【００２４】プライオリティ・エンコーダ５２の出力に
得られた端子番号信号ｍは、同期ボータイミング信号ｄ
によってラッチ５３でラッチされ、１ボー期間だけ遅延
した遅延端子番号信号ｎとなる。この遅延端子番号信号
ｎは、補数回路５４で端子番号信号ｍの補数に変換さ
れ、補数信号ｐとなる。
得られた端子番号信号ｍは、同期ボータイミング信号ｄ
によってラッチ５３でラッチされ、１ボー期間だけ遅延
した遅延端子番号信号ｎとなる。この遅延端子番号信号
ｎは、補数回路５４で端子番号信号ｍの補数に変換さ
れ、補数信号ｐとなる。
【００２５】遅延端子番号信号ｎと補数信号ｐとは加算
器５５において加算され、１ボー期間先行するＰＳＫ信
号ａの位相情報である遅延端子番号信号ｎと現在のボー
期間のＰＳＫ信号ａの位相情報である端子番号信号ｍと
の差が算出され、差動位相ｑが加算器５５の出力から得
られる。差動位相ｑは、判定器５６に入力され差動位相
領域が決定される。決定された差動位相領域が、ＰＳＫ
信号ａの遅延復調出力である。
器５５において加算され、１ボー期間先行するＰＳＫ信
号ａの位相情報である遅延端子番号信号ｎと現在のボー
期間のＰＳＫ信号ａの位相情報である端子番号信号ｍと
の差が算出され、差動位相ｑが加算器５５の出力から得
られる。差動位相ｑは、判定器５６に入力され差動位相
領域が決定される。決定された差動位相領域が、ＰＳＫ
信号ａの遅延復調出力である。
【００２６】図６のブロック図を参照すると、本発明の
もう一つの実施例、即ち同期検波方式のＰＳＫ信号の位
相復調器は、図１の実施例の位相復調器のゼロクロス検
出器１，サンプラ２，リング発振器３，ラッチ４，ルー
プフィルタ６，位相比較器７および基準発振器８に加え
て、エンコーダ１１，減算回路１２，判定回路１３，て
い倍回路１４，ループフィルタ１５および数値制御発振
器（ＮＣＯ）１６を含んでいる。位相復調器は、ＰＳＫ
信号ａとボータイミング信号ｃの供給を受け、図１の位
相復調器と同様の信号処理を行って、ラッチ４からラッ
チ出力ｅ（ｅ１ないしｅＮ）を出力する。リング発振器
３も基準位相発振器８に同期されている。なお、図１の
実施例の回路への追加の構成要素として図６の実施例に
含まれる構成要素はすべて信号をディジタル処理するの
で、その点に言及する以外の説明は省略する。
もう一つの実施例、即ち同期検波方式のＰＳＫ信号の位
相復調器は、図１の実施例の位相復調器のゼロクロス検
出器１，サンプラ２，リング発振器３，ラッチ４，ルー
プフィルタ６，位相比較器７および基準発振器８に加え
て、エンコーダ１１，減算回路１２，判定回路１３，て
い倍回路１４，ループフィルタ１５および数値制御発振
器（ＮＣＯ）１６を含んでいる。位相復調器は、ＰＳＫ
信号ａとボータイミング信号ｃの供給を受け、図１の位
相復調器と同様の信号処理を行って、ラッチ４からラッ
チ出力ｅ（ｅ１ないしｅＮ）を出力する。リング発振器
３も基準位相発振器８に同期されている。なお、図１の
実施例の回路への追加の構成要素として図６の実施例に
含まれる構成要素はすべて信号をディジタル処理するの
で、その点に言及する以外の説明は省略する。
【００２７】ラッチ４に接続されたエンコーダ１１は、
図５に示されている検出ゲート５１とプライオリティ・
エンコーダ５２との機能を併せて備えている。即ち、エ
ンコーダ１１は、ラッチ出力ｆの供給を受け、リング発
振器３のタップ出力ｅ（ｅ１ないしｅＮ）それぞれの出
力位相に対応した端子番号信号ｍを出力する。
図５に示されている検出ゲート５１とプライオリティ・
エンコーダ５２との機能を併せて備えている。即ち、エ
ンコーダ１１は、ラッチ出力ｆの供給を受け、リング発
振器３のタップ出力ｅ（ｅ１ないしｅＮ）それぞれの出
力位相に対応した端子番号信号ｍを出力する。
【００２８】エンコーダ１１に接続された減算回路１２
は、端子番号信号ｍからオフセット位相ｗを減算し、端
子番号信号ｍの示すＰＳＫ信号ａの「仮の復調位相」の
基準位相を決定し、この結果の復調信号ｒを出力する。
減算回路１２の出力を受けるてい倍回路１４は、復調信
号ｒをＰＳＫ信号ａの変調相数で乗算し、復調信号ｒか
ら位相情報が除去された位相誤差信号ｕを出力する。例
えば、ＰＳＫ信号ａがＱＰＳＫ変調波であるならば、て
い倍回路１４は、復調信号ｒを４てい倍する。ループフ
ィルタ１５は、位相誤差信号ｕを入力し、これを平滑化
して周波数制御信号ｖとする。数値制御発振器１６は、
周波数制御信号ｖを入力に受け、これを積分してオフセ
ット位相ｗとする。即ち、オフセット位相ｗは、ＰＳＫ
信号ａが位相復調されて復調信号ｒとされたときの定常
的な位相誤差を示している。オフセット位相ｗは、上述
したように、減算回路１２の減算入力とされる。このよ
うに、減算回路１２，てい倍回路１４，ループフィルタ
１５および数値制御発振器１６は、復調信号ｒから入力
されたＰＳＫ信号ａの基準位相を確定する同期位相確定
回路を構成する。
は、端子番号信号ｍからオフセット位相ｗを減算し、端
子番号信号ｍの示すＰＳＫ信号ａの「仮の復調位相」の
基準位相を決定し、この結果の復調信号ｒを出力する。
減算回路１２の出力を受けるてい倍回路１４は、復調信
号ｒをＰＳＫ信号ａの変調相数で乗算し、復調信号ｒか
ら位相情報が除去された位相誤差信号ｕを出力する。例
えば、ＰＳＫ信号ａがＱＰＳＫ変調波であるならば、て
い倍回路１４は、復調信号ｒを４てい倍する。ループフ
ィルタ１５は、位相誤差信号ｕを入力し、これを平滑化
して周波数制御信号ｖとする。数値制御発振器１６は、
周波数制御信号ｖを入力に受け、これを積分してオフセ
ット位相ｗとする。即ち、オフセット位相ｗは、ＰＳＫ
信号ａが位相復調されて復調信号ｒとされたときの定常
的な位相誤差を示している。オフセット位相ｗは、上述
したように、減算回路１２の減算入力とされる。このよ
うに、減算回路１２，てい倍回路１４，ループフィルタ
１５および数値制御発振器１６は、復調信号ｒから入力
されたＰＳＫ信号ａの基準位相を確定する同期位相確定
回路を構成する。
【００２９】エンコーダ１１からの端子番号信号ｍはオ
フセット位相ｗとともに減算器１２に加えられ、両者間
の減算結果が復調信号ｒとなる。判定回路１２は、各ボ
ー期間ごとに入力される復調信号ｒの位相領域を判定
し、この結果の復調信号ｓを出力する。
フセット位相ｗとともに減算器１２に加えられ、両者間
の減算結果が復調信号ｒとなる。判定回路１２は、各ボ
ー期間ごとに入力される復調信号ｒの位相領域を判定
し、この結果の復調信号ｓを出力する。
【００３０】
【発明の効果】上に述べてきたことから明らかなとお
り、本発明による遅延検波方式または同期検波方式のＰ
ＳＫ信号用の位相復調器は、アナログ的な制御手段をま
ったく含まず、高速位相比較が可能なディジタル回路に
よって直接位相復調を行うので、ＩＣに適しており、高
速ディジタル信号の受信に適するだけでなく、小型かつ
低消費電力の携帯無線機に適している。
り、本発明による遅延検波方式または同期検波方式のＰ
ＳＫ信号用の位相復調器は、アナログ的な制御手段をま
ったく含まず、高速位相比較が可能なディジタル回路に
よって直接位相復調を行うので、ＩＣに適しており、高
速ディジタル信号の受信に適するだけでなく、小型かつ
低消費電力の携帯無線機に適している。
【図１】本発明による第１の実施例を示すブロック図で
ある。
ある。
【図２】図１の実施例の動作を説明する波形図である。
【図３】図１の実施例のリング発振器３の一例を示すブ
ロック図である。
ロック図である。
【図４】図１の実施例のラッチ４の一例を示すブロック
図である。
図である。
【図５】図１の実施例のエンコーダ５の一例を示すブロ
ック図である。
ック図である。
【図６】本発明による第２の実施例を示すブロック図で
ある。
ある。
１ ゼロクロス検出器 ２ サンプラ ３ リング発振器 ４ ラッチ ５ エンコーダ ６ ループフィルタ ７ 位相比較器 ８ 基準発振器 １１ エンコーダ １２ 減算回路 １３ 判定回路 １４ てい倍回路 １５ ループフィルタ １６ 数値制御発振器（ＮＣＯ） ２１ フリップフロップ（Ｆ／Ｆ） ３１，３１Ａ〜３１Ｎ インバータ ４１，４１Ａ〜４１Ｎ フリップフロップ（Ｆ／Ｆ）
Claims (20)
- 【請求項１】 伝送路を経て伝送されてきたＰＳＫ信号
からこのＰＳＫ信号の振幅が基準電位を交差するゼロク
ロス点を検出し、ゼロクロス点表示信号を生ずるゼロク
ロス検出手段と、 ボータイミング信号を前記ゼロクロス信号とともに入力
に受けて前記ゼロクロス点表示信号と同期した同期ボー
タイミング信号を生ずるサンプラ手段と、 リング状に接続され制御信号に応答して変化する遅延時
間を与えるＮ（Ｎは自然数）個の遅延素子を含み、互い
に相隣る２つの出力端の間の位相差２π／Ｎのタップ出
力および前記ＰＳＫ信号の搬送波周波数にほぼ等しい発
振周波数を有するリング発振器と、 前記Ｎ個のタップ出力の各々を前記同期ボータイミング
信号の論理レベル変化点においてラッチし、前記タップ
出力の各々に対応したラッチ出力を生成するラッチ手段
と、 前記Ｎ個のラッチ出力から、順に配列され且つ互いに相
隣るラッチ出力間で論理レベルの変化する論理レベル変
化点をボー期間ごとに検出し、それら前記論理レベル変
化点情報をコード化するエンコーダとを含むことを特徴
とする遅延検波型の位相復調器。 - 【請求項２】 前記ＰＳＫ信号の搬送波周波数のほぼＭ
（Ｍは１も含む自然数）倍の周波数の基準位相信号を発
生する基準位相発振器と、 前記リング発振器の遅延素子の一つの出力端からの発振
出力と前記基準位相信号との位相差に応答して位相誤差
信号を生ずる位相比較器手段と、 前記位相誤差信号を平滑化して遅延制御信号とするルー
プフィルタとをさらに含み、 前記リング発振器の発振周波数を前記遅延制御信号によ
り前記基準位相信号の周波数に一致させることを特徴と
する請求項１記載の位相復調器。 - 【請求項３】 前記ゼロクロス点表示信号は、前記ＰＳ
Ｋ信号の振幅が正または負のいずれか一方である期間は
一定振幅を持ち、他方である期間にゼロとなることを特
徴とする請求項１記載の位相復調器。 - 【請求項４】 前記サンプラ手段がクロック信号として
前記ゼロクロス点表示信号、データ入力として前記ボー
タイミング信号を受け、データ出力として前記同期ボー
タイミング信号を生ずるフリップフロップ回路を含むこ
とを特徴とする請求項１記載の位相復調器。 - 【請求項５】 前記リング発振器手段がリング状に接続
された奇数個のインバータを含み、それらインバータの
各々の出力端から前記タップ出力を供給することを特徴
とする請求項１記載の位相復調器。 - 【請求項６】 前記リング発振器がリング状に接続され
た奇数個のインバータを含み、且つ前記インバータの各
々の出力端から前記タップ出力を供給することを特徴と
する請求項２記載の位相復調器。 - 【請求項７】 前記インバータの各々の電源端子が前記
遅延制御信号の入力端子を兼ねることを特徴とする請求
項６記載の位相復調器。 - 【請求項８】 前記ラッチ手段は、クロック信号として
同期ボータイミング信号を受け、前記データ入力として
前記タップ出力の１つを受け、データ出力として前記ラ
ッチ手段の各々の出力を生ずるＮ個のフリップフロップ
回路を含むことを特徴とする請求項１記載の位相復調
器。 - 【請求項９】 前記エンコーダが、前記ボー期間ごとに
前記論理レベル変化点を検出し、その検出結果をディジ
タル信号に変換して出力する手段と、 第１のボー期間の前記ディジタル信号から前記第１のボ
ー期間に続く第２のボー期間の前記ディジタル信号を減
算する減算器と、 前記減算器の出力の位相領域を判定する判定器とを含む
ことを特徴とする請求項１記載の位相復調器。 - 【請求項１０】 前記エンコーダは、前記ボー期間ごと
に前記論理レベル変化点を検出し、それら論理レベル変
化点が表わす位相情報をディジタル信号に変換して出力
する手段と、 前記第１のボー期間の前記ディジタル信号から前記第１
のボー期間に続く第２のボー期間の前記ディジタル信号
を減算する減算器と、 前記減算器の出力の位相領域を判定する判定器手段とを
含むことを特徴とする請求項２記載の位相復調器。 - 【請求項１１】 伝送路を経て伝送されてきたＰＳＫ信
号からこのＰＳＫ信号の振幅が基準電位を交差するゼロ
クロス点を検出し、ゼロクロス点表示信号を生ずるゼロ
クロス検出手段と、 ボータイミング信号を前記ゼロクロス信号とともに入力
に受けて前記ゼロクロス点表示信号と同期し、同期ボー
タイミング信号を生ずるサンプラ手段と、 ボータイミング信号を前記ゼロクロス信号とともに入力
に受けて前記ゼロクロス点表示信号と同期した同期ボー
タイミング信号を生ずるサンプラ手段と、 リング状に接続され制御信号に応答して変化する遅延時
間を与えるＮ（Ｎは自然数）個の遅延素子を含み、互い
に相隣る２つの出力端の間の位相差２π／Ｎのタップ出
力および前記ＰＳＫ信号の搬送波周波数にほぼ等しい発
振周波数を有するリング発振器と、 前記Ｎ個のタップ出力の各々を前記同期ボータイミング
信号の論理レベル変化点においてラッチし、前記タップ
出力の各々に対応したラッチ出力を生成するラッチ手段
と、 前記ボー期間ごとに前記論理レベル変化点を検出し、前
記論理レベル変化点が表わす位相情報をディジタル信号
に変換する手段と、 第１のボー期間の前記位相情報を表わすディジタル信号
から前記第１のボー期間に続く第２のボー期間の前記位
相情報を表わすディジタル信号を減算する減算器と、 前記減算器の出力の位相領域を判定する判定器と、 前記位相情報を表わすディジタル信号からその信号の位
相誤差を表わすオフセット信号を生ずる手段とを含むこ
とを特徴とする同期検波方式の位相復調器。 - 【請求項１２】 前記ＰＳＫ信号の搬送波周波数のほぼ
Ｍ（Ｍは１も含む自然数）倍の周波数の基準位相信号を
発生する基準位相発振器と、 前記リング発振器の遅延素子の一つの出力端からの発振
出力と前記基準位相信号との位相差に応答して位相誤差
信号を生ずる位相比較器手段と、 前記位相誤差信号を平滑化して遅延制御信号とするルー
プフィルタとをさらに含み、 前記リング発振器の発振周波数を前記遅延制御信号によ
り前記基準位相信号の周波数に一致させることを特徴と
する請求項１１記載の位相復調器。 - 【請求項１３】 前記ゼロクロス点表示信号は、前記Ｐ
ＳＫ信号の振幅が正または負のいずれか一方である期間
は一定振幅を持ち、他方である期間にゼロとなることを
特徴とする請求項１記載の位相復調器。 - 【請求項１４】 前記サンプラ手段がクロック信号とし
て前記ゼロクロス点表示信号、データ入力として前記ボ
ータイミング信号を受け、データ出力として前記同期ボ
ータイミング信号を生ずるフリップフロップ回路を含む
ことを特徴とする請求項１１記載の位相復調器。 - 【請求項１５】 前記リング発振器手段がリング状に接
続された奇数個のインバータを含み、それらインバータ
の各々の出力端から前記タップ出力を供給することを特
徴とする請求項１１記載の位相復調器。 - 【請求項１６】 前記リング発振器がリング状に接続さ
れた奇数個のインバータを含み、且つ前記インバータの
各々の出力端から前記タップ出力を供給することを特徴
とする請求項１２記載の位相復調器。 - 【請求項１７】 前記インバータの各々の電源端子が前
記遅延制御信号の入力端子を兼ねることを特徴とする請
求項１６記載の位相復調器。 - 【請求項１８】 前記ラッチ手段は、クロック信号とし
て同期ボータイミング信号を受け、前記データ入力とし
て前記タップ出力の１つを受け、データ出力として前記
ラッチ手段の各々の出力を生ずるＮ個のフリップフロッ
プ回路を含むことを特徴とする請求項１１記載の位相復
調器。 - 【請求項１９】 前記オフセット信号発生手段は、前記
減算器の出力を前記ＰＳＫ信号の変調相数で乗算して位
相誤差信号とするてい倍器と、 前記位相誤差信号を平滑化して周波数制御信号とするル
ープフィルタと、 前記周波数制御信号を積分して前記オフセット信号を生
ずる数値制御発振器とを含むことを特徴とする請求項１
１記載の位相復調器。 - 【請求項２０】 前記オフセット信号発生手段は、前記
減算器の出力を前記ＰＳＫ信号の変調相数で乗算して位
相誤差信号とするてい倍器と、 前記位相誤差信号を平滑化して周波数制御信号とするル
ープフィルタと、 前記周波数制御信号を積分して前記オフセット信号を生
ずる数値制御発振器とを含むことを特徴とする請求項１
２記載の位相復調器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3168596A JP2841935B2 (ja) | 1990-07-20 | 1991-07-10 | 位相復調器 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-191966 | 1990-07-20 | ||
| JP19196690 | 1990-07-20 | ||
| JP3168596A JP2841935B2 (ja) | 1990-07-20 | 1991-07-10 | 位相復調器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0548663A true JPH0548663A (ja) | 1993-02-26 |
| JP2841935B2 JP2841935B2 (ja) | 1998-12-24 |
Family
ID=26492242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3168596A Expired - Fee Related JP2841935B2 (ja) | 1990-07-20 | 1991-07-10 | 位相復調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2841935B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6914478B2 (en) | 2002-08-01 | 2005-07-05 | Denso Corporation | Demodulation method and demodulator |
| JP2011524119A (ja) * | 2008-05-29 | 2011-08-25 | エスケーテレコム株式会社 | デジタル高周波処理技術を利用した近距離無線信号送受信装置及び方法 |
| US8125258B2 (en) | 2008-02-04 | 2012-02-28 | Nec Corporation | Phase synchronization device and phase synchronization method |
| JP2012526437A (ja) * | 2009-05-07 | 2012-10-25 | コミシリア ア レネルジ アトミック エ オ エナジーズ オルタネティヴズ | 特に無線周波数識別タグ用の、変調された情報を送信するための復調器およびシステム |
-
1991
- 1991-07-10 JP JP3168596A patent/JP2841935B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6914478B2 (en) | 2002-08-01 | 2005-07-05 | Denso Corporation | Demodulation method and demodulator |
| US8125258B2 (en) | 2008-02-04 | 2012-02-28 | Nec Corporation | Phase synchronization device and phase synchronization method |
| JP2011524119A (ja) * | 2008-05-29 | 2011-08-25 | エスケーテレコム株式会社 | デジタル高周波処理技術を利用した近距離無線信号送受信装置及び方法 |
| JP2012526437A (ja) * | 2009-05-07 | 2012-10-25 | コミシリア ア レネルジ アトミック エ オ エナジーズ オルタネティヴズ | 特に無線周波数識別タグ用の、変調された情報を送信するための復調器およびシステム |
| US8988144B2 (en) | 2009-05-07 | 2015-03-24 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Demodulator and system for transmitting modulated information, in particular for radiofrequency identification tags |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2841935B2 (ja) | 1998-12-24 |
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