JPH0620070A - 並列データ処理装置 - Google Patents
並列データ処理装置Info
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- JPH0620070A JPH0620070A JP17353592A JP17353592A JPH0620070A JP H0620070 A JPH0620070 A JP H0620070A JP 17353592 A JP17353592 A JP 17353592A JP 17353592 A JP17353592 A JP 17353592A JP H0620070 A JPH0620070 A JP H0620070A
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Abstract
(57)【要約】
【目的】データ転送速度を高速化した並列データ処理装
置を提供することを目的とする。 【構成】各ＰＥ５０内に設けたＸアドレスレジスタ５７
及びＹアドレスレジスタ５８の値により、セレクタ５４
を制御するＦレジスタ５５の制御値を順に変更する。こ
れによって、セレクタ５２を介して入力されたままの転
送データ及び転送用シフトレジスタ５３内のデータのい
ずれか一方が選択されて他のＰＥに転送される。
置を提供することを目的とする。 【構成】各ＰＥ５０内に設けたＸアドレスレジスタ５７
及びＹアドレスレジスタ５８の値により、セレクタ５４
を制御するＦレジスタ５５の制御値を順に変更する。こ
れによって、セレクタ５２を介して入力されたままの転
送データ及び転送用シフトレジスタ５３内のデータのい
ずれか一方が選択されて他のＰＥに転送される。
Description
【０００１】
【産業上の利用分野】本発明は、並列データ処理装置に
関し、特に２次元格子上に同一の基本演算要素が配置さ
れ、制御部から与えられる同一命令により全ての基本演
算要素が同一動作を行う並列データ処理装置に関する。
関し、特に２次元格子上に同一の基本演算要素が配置さ
れ、制御部から与えられる同一命令により全ての基本演
算要素が同一動作を行う並列データ処理装置に関する。
【０００２】
【従来の技術】従来、この種の技術としては、例えば図
２に示すようなものがあった。
２に示すようなものがあった。
【０００３】図２は、従来の並列データ処理装置の一構
成例を示す図であり、この並列データ処理装置は、演算
を行う演算部１０と該演算部１０の制御を行う制御部２
０とを備えている。演算部１０は、２次元格子状を成す
信号線の各交点箇所に、４×４個の基本演算要素（以
下、単にＰＥという）１１がそれぞれ接続されている。
そして、この各ＰＥ１１の構成例が、Batcher,K.E 著、
「Design of a Massively Parallel Processor;IEEE Tr
ans 」C29(1980-9)(米)P.836-840に記載され、その概略
構成図を図３に示す。
成例を示す図であり、この並列データ処理装置は、演算
を行う演算部１０と該演算部１０の制御を行う制御部２
０とを備えている。演算部１０は、２次元格子状を成す
信号線の各交点箇所に、４×４個の基本演算要素（以
下、単にＰＥという）１１がそれぞれ接続されている。
そして、この各ＰＥ１１の構成例が、Batcher,K.E 著、
「Design of a Massively Parallel Processor;IEEE Tr
ans 」C29(1980-9)(米)P.836-840に記載され、その概略
構成図を図３に示す。
【０００４】図３において、各ＰＥ１１は、基本演算を
行う基本演算部１２と、隣接する４個のＰＥ１１からの
データを選択するためのセレクタ１３と、その選択され
たデータ値を格納するレジスタ１４と、ＰＥ１１内の演
算を制御するためのＦレジスタ１５とを備えている。
行う基本演算部１２と、隣接する４個のＰＥ１１からの
データを選択するためのセレクタ１３と、その選択され
たデータ値を格納するレジスタ１４と、ＰＥ１１内の演
算を制御するためのＦレジスタ１５とを備えている。
【０００５】このような構成の従来の並列データ処理装
置は、制御部２０からの送られる命令により各ＰＥ１１
が同一の動作を行う。そして、セレクタ１３により選択
されたＰＥ１１間を転送するデータは、一旦、レジスタ
１４に格納された後、基本演算部１２に取り込まれた
り、あるいは他のＰＥ１１へ送られたりする。
置は、制御部２０からの送られる命令により各ＰＥ１１
が同一の動作を行う。そして、セレクタ１３により選択
されたＰＥ１１間を転送するデータは、一旦、レジスタ
１４に格納された後、基本演算部１２に取り込まれた
り、あるいは他のＰＥ１１へ送られたりする。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来例の並列データ処理装置では、全体の総和を求める際
に、各ＰＥ１１間のデータ転送と各ＰＥ１１での加算と
を繰り返し行う必要があり、データ転送においては、デ
ータを一旦、レジスタ１４に格納しつつ行われるので、
処理時間が非常にかさむという問題があった。
来例の並列データ処理装置では、全体の総和を求める際
に、各ＰＥ１１間のデータ転送と各ＰＥ１１での加算と
を繰り返し行う必要があり、データ転送においては、デ
ータを一旦、レジスタ１４に格納しつつ行われるので、
処理時間が非常にかさむという問題があった。
【０００７】本発明は上記従来の問題点に鑑み、データ
転送速度を高速化した並列データ処理装置を提供するこ
とを目的とする。
転送速度を高速化した並列データ処理装置を提供するこ
とを目的とする。
【０００８】
【課題を解決するための手段】本発明は上記目的を達成
するために、Ｘアドレス及びＹアドレスで位置決定され
る２次元格子の各交点箇所にそれぞれ設けられた同一構
成の基本演算要素からなる演算部と、前記各基本演算要
素に対して発する同一命令により、該基本演算要素が同
一動作を行うように制御する制御部とを備えた並列デー
タ処理装置において、前記各基本演算要素は、それぞ
れ、前記Ｘアドレス及びＹアドレスをそれぞれ格納する
Ｘアドレスレジスタ及びＹアドレスレジスタと、他の基
本演算要素から転送されてきたデータに対して所定の演
算処理を行う演算処理手段と、この演算処理手段による
演算処理結果を保持するための転送用レジスタと、他の
基本演算要素から転送されてきた転送データ及び前記転
送用レジスタ内のデータのいずれか一方を選択して出力
するセレクタと、を備えると共に、前記制御部は、前記
Ｘアドレス及びＹアドレスに応じて前記各基本演算要素
内のセレクタを個々に制御することを特徴とする。
するために、Ｘアドレス及びＹアドレスで位置決定され
る２次元格子の各交点箇所にそれぞれ設けられた同一構
成の基本演算要素からなる演算部と、前記各基本演算要
素に対して発する同一命令により、該基本演算要素が同
一動作を行うように制御する制御部とを備えた並列デー
タ処理装置において、前記各基本演算要素は、それぞ
れ、前記Ｘアドレス及びＹアドレスをそれぞれ格納する
Ｘアドレスレジスタ及びＹアドレスレジスタと、他の基
本演算要素から転送されてきたデータに対して所定の演
算処理を行う演算処理手段と、この演算処理手段による
演算処理結果を保持するための転送用レジスタと、他の
基本演算要素から転送されてきた転送データ及び前記転
送用レジスタ内のデータのいずれか一方を選択して出力
するセレクタと、を備えると共に、前記制御部は、前記
Ｘアドレス及びＹアドレスに応じて前記各基本演算要素
内のセレクタを個々に制御することを特徴とする。
【０００９】
【作用】上記構成により本発明によれば、各基本演算要
素内に設けたＸアドレスレジスタ及びＹアドレスレジス
タの値に応じて、セレクタを順次制御することにより、
各基本演算要素において入力されてきた転送データ及び
転送用レジスタ内のデータのいずれか一方が選択されて
他の基本演算要素に転送されるので、転送先でない途中
の基本演算要素には転送データが保管されることなく、
そのまま通過することとなる。
素内に設けたＸアドレスレジスタ及びＹアドレスレジス
タの値に応じて、セレクタを順次制御することにより、
各基本演算要素において入力されてきた転送データ及び
転送用レジスタ内のデータのいずれか一方が選択されて
他の基本演算要素に転送されるので、転送先でない途中
の基本演算要素には転送データが保管されることなく、
そのまま通過することとなる。
【００１０】
【実施例】図１は、本発明に係る並列データ処理装置の
第１の実施例を示し、該並列データ処理装置におけるＰ
Ｅの概略構成ブロック図である。
第１の実施例を示し、該並列データ処理装置におけるＰ
Ｅの概略構成ブロック図である。
【００１１】本実施例は、上記した図２における演算部
１０中のＰＥ１１に代えて、機能の異なるＰＥ５０を設
けたものであり、この各ＰＥ５０は、従来装置と同様に
基本的な演算を実行する基本演算部５１を有している。
さらに、隣接する４個のＰＥ５０からのデータを一つ選
択するためのセレクタ５２が設けられ、そのセレクタ５
２の出力側には、選択されたデータを格納する転送用シ
フトレジスタ５３及びセレクタ５４が接続されている。
１０中のＰＥ１１に代えて、機能の異なるＰＥ５０を設
けたものであり、この各ＰＥ５０は、従来装置と同様に
基本的な演算を実行する基本演算部５１を有している。
さらに、隣接する４個のＰＥ５０からのデータを一つ選
択するためのセレクタ５２が設けられ、そのセレクタ５
２の出力側には、選択されたデータを格納する転送用シ
フトレジスタ５３及びセレクタ５４が接続されている。
【００１２】セレクタ５４は、Ｆレジスタ５５の制御に
より選択動作を行い、例えばＦレジスタ５５の値が
“０”である場合は当該ＰＥ５０に転送されてきたデー
タ値を、また“１”である場合は転送用シフトレジスタ
５３の値をそれぞれ選択し、当該ＰＥ５０の出力側に接
続される他のＰＥ５０へ出力する。
より選択動作を行い、例えばＦレジスタ５５の値が
“０”である場合は当該ＰＥ５０に転送されてきたデー
タ値を、また“１”である場合は転送用シフトレジスタ
５３の値をそれぞれ選択し、当該ＰＥ５０の出力側に接
続される他のＰＥ５０へ出力する。
【００１３】また、本実施例の各ＰＥ５０には、加算を
行う際に使用する加算用レジスタ５６と、各ＰＥ５０の
位置するＸアドレスを格納するＸアドレスレジスタ５７
と、各ＰＥ５０の位置するＹアドレスを格納するＹアド
レスレジスタ５８とがそれぞれ設けられている。
行う際に使用する加算用レジスタ５６と、各ＰＥ５０の
位置するＸアドレスを格納するＸアドレスレジスタ５７
と、各ＰＥ５０の位置するＹアドレスを格納するＹアド
レスレジスタ５８とがそれぞれ設けられている。
【００１４】次に、以上のように構成される並列データ
処理装置を用いて、総和を求める際の動作を図４及び図
５のフローチャートに従って説明する。また、図６〜図
１５は総和を求める際の具体例を示す図であり、本動作
の説明に従って適宜参照する。
処理装置を用いて、総和を求める際の動作を図４及び図
５のフローチャートに従って説明する。また、図６〜図
１５は総和を求める際の具体例を示す図であり、本動作
の説明に従って適宜参照する。
【００１５】図４の説明に先立ち、Ｘアドレスレジスタ
５７及びＹアドレスレジスタ５８について説明する。各
ＰＥ５０のアドレスは、図６に示すように設定されてお
り、すなわち、図６の北西端に位置するＰＥ５０の
（Ｘ，Ｙ）アドレスを（０，０）とし、順に東方向に進
むに連れてＸアドレスが増加し、南方向に進に連れてＹ
アドレスが増加する。なお、この図において、アドレス
は２進数で表示され、各ＰＥ５０内のＸアドレスレジス
タ５７及びＹアドレスレジスタ５８には各々対応する値
を予め格納しておく。
５７及びＹアドレスレジスタ５８について説明する。各
ＰＥ５０のアドレスは、図６に示すように設定されてお
り、すなわち、図６の北西端に位置するＰＥ５０の
（Ｘ，Ｙ）アドレスを（０，０）とし、順に東方向に進
むに連れてＸアドレスが増加し、南方向に進に連れてＹ
アドレスが増加する。なお、この図において、アドレス
は２進数で表示され、各ＰＥ５０内のＸアドレスレジス
タ５７及びＹアドレスレジスタ５８には各々対応する値
を予め格納しておく。
【００１６】まず、図４のステップＳ１０１で、各ＰＥ
５０内で加算すべき初期値を、転送用シフトレジスタ５
３と加算用レジスタ５６両方に設定する。これは、図７
に示すように、４×４個のＰＥ５０からなる並列データ
処理装置の場合は、各ＰＥ５０内に０〜９の値を表示す
ることで行われる。また、初期化として、すべてのＰＥ
５０のＦレジスタ５５の値を“０”としておく。これに
より、初期値として転送されてきたデータは、そのまま
隣接するＰＥ５０へ送られる。
５０内で加算すべき初期値を、転送用シフトレジスタ５
３と加算用レジスタ５６両方に設定する。これは、図７
に示すように、４×４個のＰＥ５０からなる並列データ
処理装置の場合は、各ＰＥ５０内に０〜９の値を表示す
ることで行われる。また、初期化として、すべてのＰＥ
５０のＦレジスタ５５の値を“０”としておく。これに
より、初期値として転送されてきたデータは、そのまま
隣接するＰＥ５０へ送られる。
【００１７】続くステップＳ１０２では、これより以降
の処理であるステップＳ１０３〜ステップＳ１１０まで
を順に次式のｒ値を変更して実行することを指示する。
の処理であるステップＳ１０３〜ステップＳ１１０まで
を順に次式のｒ値を変更して実行することを指示する。
【００１８】ｒ＝（ｌｏｇＮ−１） すなわち、ｒ＝０から（ｌｏｇＮ−１）まで、後述する
ステップＳ１０３〜Ｓ１１０の処理を繰り返す。ここ
で、Ｎは演算部１０がＮ×Ｎ個のＰＥ５０で構成されて
いることを示し、本実施例ではＮ＝４であり、そのた
め、ｒ値は、“０”と“１”の２回分をステップＳ１０
３からステップＳ１１０まで行うことになる。以下で
は、まず、ｒ＝０の場合を説明する。このｒ＝０の場合
における後述するステップＳ１０３からステップＳ１１
０までの処理は、演算部１０を構成するＮ×ＮのＰＥ５
０群を２×２からなるグループに分け、各グループ内で
和を求め、その結果を各グループ内の北西に位置するＰ
Ｅ５０に格納するという処理内容を示している。
ステップＳ１０３〜Ｓ１１０の処理を繰り返す。ここ
で、Ｎは演算部１０がＮ×Ｎ個のＰＥ５０で構成されて
いることを示し、本実施例ではＮ＝４であり、そのた
め、ｒ値は、“０”と“１”の２回分をステップＳ１０
３からステップＳ１１０まで行うことになる。以下で
は、まず、ｒ＝０の場合を説明する。このｒ＝０の場合
における後述するステップＳ１０３からステップＳ１１
０までの処理は、演算部１０を構成するＮ×ＮのＰＥ５
０群を２×２からなるグループに分け、各グループ内で
和を求め、その結果を各グループ内の北西に位置するＰ
Ｅ５０に格納するという処理内容を示している。
【００１９】ステップＳ１０３において、Ｘアドレスの
最下位の（ｒ＋１）ビットのうち、最上位ビットが
“１”で残りのビットが“０”のＰＥ５０のＦレジスタ
５５を“１”とする。本実施例では、Ｘアドレスの下位
１ビットが“１”のアドレスを持つＰＥ５０におけるＦ
レジスタ５５を“１”に設定する。すなわち、ｒ値が
“０”の場合は、本ステップＳ１０３の処理で対象とす
る下位ｒビットが１ビットだけになるため、対象とする
Ｘアドレスの最下位１ビットが“１”のものが選ばれ
る。もし、ｒ値が“１”である場合は、対象とするＸア
ドレスの最下位２ビットが“０１”のものを、ｒ値が２
の場合は対象とするＸアドレスの最下位３ビットが“０
０１”のものを選ぶことになる。ｒ値が３以上の場合も
同様である。４×４個のＰＥ５０からなる本実施例の並
列データ処理装置の場合では、各ＰＥ５０のＦレジスタ
５５の値は図６に示すように設定される。従って、Ｆレ
ジスタ５５の値が“１”のＰＥ５０からデータを送り、
残りの転送方向にあるＰＥ５０がそのデータを受け取る
ことになる。
最下位の（ｒ＋１）ビットのうち、最上位ビットが
“１”で残りのビットが“０”のＰＥ５０のＦレジスタ
５５を“１”とする。本実施例では、Ｘアドレスの下位
１ビットが“１”のアドレスを持つＰＥ５０におけるＦ
レジスタ５５を“１”に設定する。すなわち、ｒ値が
“０”の場合は、本ステップＳ１０３の処理で対象とす
る下位ｒビットが１ビットだけになるため、対象とする
Ｘアドレスの最下位１ビットが“１”のものが選ばれ
る。もし、ｒ値が“１”である場合は、対象とするＸア
ドレスの最下位２ビットが“０１”のものを、ｒ値が２
の場合は対象とするＸアドレスの最下位３ビットが“０
０１”のものを選ぶことになる。ｒ値が３以上の場合も
同様である。４×４個のＰＥ５０からなる本実施例の並
列データ処理装置の場合では、各ＰＥ５０のＦレジスタ
５５の値は図６に示すように設定される。従って、Ｆレ
ジスタ５５の値が“１”のＰＥ５０からデータを送り、
残りの転送方向にあるＰＥ５０がそのデータを受け取る
ことになる。
【００２０】ステップＳ１０４では、各ＰＥ５０の転送
用シフトレジスタ５３の値を、２ｒ個（本実施例では１
個）西にあるＰＥ５０の転送用シフトレジスタ５３へ転
送する。この場合、各ＰＥ５０内のＦレジスタ５５の値
が図６で示したようになっているため、転送結果は図８
に示すようになる。
用シフトレジスタ５３の値を、２ｒ個（本実施例では１
個）西にあるＰＥ５０の転送用シフトレジスタ５３へ転
送する。この場合、各ＰＥ５０内のＦレジスタ５５の値
が図６で示したようになっているため、転送結果は図８
に示すようになる。
【００２１】ステップＳ１０５では、各ＰＥ５０におい
て、転送用シフトレジスタ５３の値と元からそのＰＥ５
０が所有している加算用レジスタ５６の値とを加算し、
その加算結果を再度、加算用レジスタ５６に格納する。
これは、図８に示す加算を行うことを意味し、その結果
が図９に示すようになる。
て、転送用シフトレジスタ５３の値と元からそのＰＥ５
０が所有している加算用レジスタ５６の値とを加算し、
その加算結果を再度、加算用レジスタ５６に格納する。
これは、図８に示す加算を行うことを意味し、その結果
が図９に示すようになる。
【００２２】ステップＳ１０６においては、前記ステッ
プＳ１０５で加算されて加算用レジスタ５６に格納され
ている値を転送用シフトレジスタ５３に送り、全ＰＥ５
０のＦレジスタ５５の値を“０”にする。図５のステッ
プＳ１０７では、Ｙアドレスの最下位の（ｒ＋１）ビッ
トのうち、最上位ビットが“１”で残りのビットが
“０”のＰＥ５０をＦレジスタ５５を“１”とする。本
実施例ではｒ＝０のため、Ｙアドレスの下位１ビットが
“０”のアドレスを持つＰＥ５０のＦレジスタ５５を
“１”とする。その結果、各ＰＥ５０のＦレジスタ５５
の値は、北方向から見て第１段目と第３段目の各ＰＥ５
０のＦレジスタ５５のみが“１”となり、他のＰＥ５０
のＦレジスタ５５の値は初期値の“０”のままである。
プＳ１０５で加算されて加算用レジスタ５６に格納され
ている値を転送用シフトレジスタ５３に送り、全ＰＥ５
０のＦレジスタ５５の値を“０”にする。図５のステッ
プＳ１０７では、Ｙアドレスの最下位の（ｒ＋１）ビッ
トのうち、最上位ビットが“１”で残りのビットが
“０”のＰＥ５０をＦレジスタ５５を“１”とする。本
実施例ではｒ＝０のため、Ｙアドレスの下位１ビットが
“０”のアドレスを持つＰＥ５０のＦレジスタ５５を
“１”とする。その結果、各ＰＥ５０のＦレジスタ５５
の値は、北方向から見て第１段目と第３段目の各ＰＥ５
０のＦレジスタ５５のみが“１”となり、他のＰＥ５０
のＦレジスタ５５の値は初期値の“０”のままである。
【００２３】ステップＳ１０８においては、各ＰＥ５０
の転送用シフトレジスタ５３の値を、２ｒ個（本実施例
では１個）北のＰＥ５０の転送用シフトレジスタ５３へ
転送する。この場合、各ＰＥ５０内のＦレジスタ５５の
値は先に述べたように、北方向から見て第１段目と第３
段目の各ＰＥ５０のＦレジスタ５５のみが“１”になっ
ているため、この転送結果は図１０に示すようなる。
の転送用シフトレジスタ５３の値を、２ｒ個（本実施例
では１個）北のＰＥ５０の転送用シフトレジスタ５３へ
転送する。この場合、各ＰＥ５０内のＦレジスタ５５の
値は先に述べたように、北方向から見て第１段目と第３
段目の各ＰＥ５０のＦレジスタ５５のみが“１”になっ
ているため、この転送結果は図１０に示すようなる。
【００２４】ステップＳ１０９では、各ＰＥ５０内にお
いて、転送されてきた転送用シフトレジスタ５３の値
と、元から当該ＰＥ５０が所有している加算用レジスタ
５６中の値とを加算する。その加算結果を再び、加算用
レジスタ５６に格納する。これは、図１０に示す加算を
行うことを意味し、その結果が図１１に示すようにな
る。
いて、転送されてきた転送用シフトレジスタ５３の値
と、元から当該ＰＥ５０が所有している加算用レジスタ
５６中の値とを加算する。その加算結果を再び、加算用
レジスタ５６に格納する。これは、図１０に示す加算を
行うことを意味し、その結果が図１１に示すようにな
る。
【００２５】ステップＳ１１０では、前記ステップＳ１
０９で加算されて加算用レジスタ５６に格納されている
値を転送用シフトレジスタ５３に送り、全ＰＥ５０のＦ
レジスタ５５の値を“０”にする。
０９で加算されて加算用レジスタ５６に格納されている
値を転送用シフトレジスタ５３に送り、全ＰＥ５０のＦ
レジスタ５５の値を“０”にする。
【００２６】こうして、４個グループに分けられたＰＥ
５０群の各グループ内の和が算出され、その算出結果が
各グループ内の北西に位置するＰＥ５０の転送用シフト
レジスタ５３に格納されることになる。
５０群の各グループ内の和が算出され、その算出結果が
各グループ内の北西に位置するＰＥ５０の転送用シフト
レジスタ５３に格納されることになる。
【００２７】ステップＳ１１１おいて、これらの値が次
のように処理されて北西端のＰＥ５０に求める総和が格
納される。すなわち、上記同様に、前記グループ内の北
西に位置するＰＥ５０のうち、東側から２段目のＰＥ５
０に位置する転送用シフトレジスタ５３の値（図中では
１８，１４）を、２個西に位置するＰＥ５０の転送用シ
フトレジスタ５３へ転送する。その転送結果は図１２に
示すようになる。さらに、そのＰＥ５０において、転送
されてきた値と元から該ＰＥ５０が所有している値（図
中では１０，２４）とを加算し、その加算結果を再度、
加算用レジスタ５６に格納する。その結果が図１３に示
すようになる。最後に、その加算用レジスタ５６に格納
された値が北西端のＰＥ５０に転送され（図１４参
照）、該北西端のＰＥ５０において、転送されてきた値
と元から所有している値とが加算され、加算用レジスタ
５６に格納される。その結果が図１５に示すようにな
る。
のように処理されて北西端のＰＥ５０に求める総和が格
納される。すなわち、上記同様に、前記グループ内の北
西に位置するＰＥ５０のうち、東側から２段目のＰＥ５
０に位置する転送用シフトレジスタ５３の値（図中では
１８，１４）を、２個西に位置するＰＥ５０の転送用シ
フトレジスタ５３へ転送する。その転送結果は図１２に
示すようになる。さらに、そのＰＥ５０において、転送
されてきた値と元から該ＰＥ５０が所有している値（図
中では１０，２４）とを加算し、その加算結果を再度、
加算用レジスタ５６に格納する。その結果が図１３に示
すようになる。最後に、その加算用レジスタ５６に格納
された値が北西端のＰＥ５０に転送され（図１４参
照）、該北西端のＰＥ５０において、転送されてきた値
と元から所有している値とが加算され、加算用レジスタ
５６に格納される。その結果が図１５に示すようにな
る。
【００２８】以上、ｒ値＝０の場合について説明した
が、ｒ値＝１の場合でも同様に行える。すなわち、図４
のステップＳ１０３，Ｓ１０４の処理が図１２に、ステ
ップＳ１０５，Ｓ１０６の処理が図１３に、ステップＳ
１０７，Ｓ１０８の処理が図１４に、また図５のステッ
プＳ１０９，Ｓ１１０の処理が図１５にそれぞれ対応す
る。そして、この場合は、機能的には、全体を４×４の
グループに分け、その総和をグループ内の北西に位置す
るＰＥ５０に格納することになる。
が、ｒ値＝１の場合でも同様に行える。すなわち、図４
のステップＳ１０３，Ｓ１０４の処理が図１２に、ステ
ップＳ１０５，Ｓ１０６の処理が図１３に、ステップＳ
１０７，Ｓ１０８の処理が図１４に、また図５のステッ
プＳ１０９，Ｓ１１０の処理が図１５にそれぞれ対応す
る。そして、この場合は、機能的には、全体を４×４の
グループに分け、その総和をグループ内の北西に位置す
るＰＥ５０に格納することになる。
【００２９】これを一般化すると、ｒ値がｍの時には、
２の（ｍ＋１）乗個のＰＥ５０を一辺とする正方形のＰ
Ｅグループの総和を求め、その値を北西端に位置するＰ
Ｅ５０に格納することになる。また、条件としてｒ値
は、順に“０”から増加していき、ｒ＝ｍの時にはｒ＝
（ｍ−１）の結果を使用して処理することが挙げられ
る。
２の（ｍ＋１）乗個のＰＥ５０を一辺とする正方形のＰ
Ｅグループの総和を求め、その値を北西端に位置するＰ
Ｅ５０に格納することになる。また、条件としてｒ値
は、順に“０”から増加していき、ｒ＝ｍの時にはｒ＝
（ｍ−１）の結果を使用して処理することが挙げられ
る。
【００３０】このように、本実施例では、４×４個のＰ
Ｅ５０からなる例で説明したが、これより多くの数のＰ
Ｅ５０からなる演算部１０を使用すると、各ＰＥ５０間
のデータ転送の距離は長くなるが、従来例のように隣接
するＰＥでデータ転送を行った場合に比べ、格段に高速
処理ができることが分かる。すなわち、従来例では、各
ＰＥ間は１つずつ必ず経由してデータを転送しなければ
ならなかったが、本実施例においては、Ｘアドレスレジ
スタ５７及びＹアドレスレジスタ５８の値に基づいて設
定されたＦレジスタ５５の値により、途中のＰＥ５０の
転送用シフトレジスタ５３に保管されることなく通過す
る形でデータ転送が可能となる。
Ｅ５０からなる例で説明したが、これより多くの数のＰ
Ｅ５０からなる演算部１０を使用すると、各ＰＥ５０間
のデータ転送の距離は長くなるが、従来例のように隣接
するＰＥでデータ転送を行った場合に比べ、格段に高速
処理ができることが分かる。すなわち、従来例では、各
ＰＥ間は１つずつ必ず経由してデータを転送しなければ
ならなかったが、本実施例においては、Ｘアドレスレジ
スタ５７及びＹアドレスレジスタ５８の値に基づいて設
定されたＦレジスタ５５の値により、途中のＰＥ５０の
転送用シフトレジスタ５３に保管されることなく通過す
る形でデータ転送が可能となる。
【００３１】次に、本発明の第２実施例を図１６〜図２
０を参照しつつ説明する。
０を参照しつつ説明する。
【００３２】本実施例では、前記第１実施例において求
められ、図１５に示すように北西端のＰＥ５０に格納さ
れている総和値を全てのＰＥ５０に戻す処理を行う。
められ、図１５に示すように北西端のＰＥ５０に格納さ
れている総和値を全てのＰＥ５０に戻す処理を行う。
【００３３】まず、演算部１０の中で、北西端に位置す
るＰＥ５０を除いて、各列の中で最も北にあるＰＥ５０
のＦレジスタ５５の値を“０”、北西端のＰＥ５０のＦ
レジスタ５５の値を“１”とする。これは、各ＰＥ５０
内で、Ｙアドレスが全て“０”でＸアドレスが“０”で
ないＰＥ５０のＦレジスタ５５を“０”とし、Ｘアドレ
ス及びＹアドレス共に全て“０”のＰＥ５０のＦレジス
タ５５を“１”とすることにより行われる。他のＰＥ５
０のＦレジスタ５５の値は特に指定しない。この結果を
図１６に示す。このような処理を行うのは、北西端のＰ
Ｅ５０からデータを送り、その東方向に位置するＰＥ５
０に全てデータを送るためである。
るＰＥ５０を除いて、各列の中で最も北にあるＰＥ５０
のＦレジスタ５５の値を“０”、北西端のＰＥ５０のＦ
レジスタ５５の値を“１”とする。これは、各ＰＥ５０
内で、Ｙアドレスが全て“０”でＸアドレスが“０”で
ないＰＥ５０のＦレジスタ５５を“０”とし、Ｘアドレ
ス及びＹアドレス共に全て“０”のＰＥ５０のＦレジス
タ５５を“１”とすることにより行われる。他のＰＥ５
０のＦレジスタ５５の値は特に指定しない。この結果を
図１６に示す。このような処理を行うのは、北西端のＰ
Ｅ５０からデータを送り、その東方向に位置するＰＥ５
０に全てデータを送るためである。
【００３４】次に、各ＰＥ５０の転送用シフトレジスタ
５３の値をＮ個東方向に転送する。ここで、Ｎ個の転送
とは、順次１つずつＰＥ５０内の転送用シフトレジスタ
５３に取り込まれていくのではなく、中間のＰＥ５０は
データのみ送り、データ転送自体は各ＰＥ５０内を通過
する。そのため、従来例のように、個々のＰＥ毎に送る
方式に比べ、高速な転送が可能となる。その結果が図１
７に示すようになり、北西端のＰＥ５０の上記第１実施
例で求められた総和が最北端に位置するＰＥ５０にすべ
て転送されたことが分かる。
５３の値をＮ個東方向に転送する。ここで、Ｎ個の転送
とは、順次１つずつＰＥ５０内の転送用シフトレジスタ
５３に取り込まれていくのではなく、中間のＰＥ５０は
データのみ送り、データ転送自体は各ＰＥ５０内を通過
する。そのため、従来例のように、個々のＰＥ毎に送る
方式に比べ、高速な転送が可能となる。その結果が図１
７に示すようになり、北西端のＰＥ５０の上記第１実施
例で求められた総和が最北端に位置するＰＥ５０にすべ
て転送されたことが分かる。
【００３５】続いて、最北端に位置するＰＥ５０から、
各々の南方向に位置するＰＥ５０へデータを転送するこ
とを行う。まず、Ｆレジスタ５５の設定としては、最北
に位置するＰＥ５０のＦレジスタ５５を“１”、それ以
外を“０”とする。その結果を図１８に示す。このよう
な処理を行うのは、最北端のＰＥ５０からデータを南方
向に転送し、全てのＰＥ５０に前記総和値を転送するた
めである。
各々の南方向に位置するＰＥ５０へデータを転送するこ
とを行う。まず、Ｆレジスタ５５の設定としては、最北
に位置するＰＥ５０のＦレジスタ５５を“１”、それ以
外を“０”とする。その結果を図１８に示す。このよう
な処理を行うのは、最北端のＰＥ５０からデータを南方
向に転送し、全てのＰＥ５０に前記総和値を転送するた
めである。
【００３６】最後に、各ＰＥ５０の転送用シフトレジス
タ５３の値をＮ個南方向に転送する。その結果、図１９
に示すように、全てのＰＥ５０に総和値が転送される。
タ５３の値をＮ個南方向に転送する。その結果、図１９
に示すように、全てのＰＥ５０に総和値が転送される。
【００３７】なお、各ＰＥ５０が所有する値が全体の演
算部１０からみて、どの程度の割合になるかを調べる場
合は、上記第１及び第２の実施例を実施後、転送された
総和値で各ＰＥ５０内の値を図２０に示すように割算す
ればよい。また、上記実施例では、説明を簡単にするた
めに４×４のＰＥ５０からなる小規模な演算部１０を使
用した場合を述べたが、従来例に比較して本発明におけ
る高速性は、ＰＥ５０の数が増加すればするだけ発揮さ
れる。
算部１０からみて、どの程度の割合になるかを調べる場
合は、上記第１及び第２の実施例を実施後、転送された
総和値で各ＰＥ５０内の値を図２０に示すように割算す
ればよい。また、上記実施例では、説明を簡単にするた
めに４×４のＰＥ５０からなる小規模な演算部１０を使
用した場合を述べたが、従来例に比較して本発明におけ
る高速性は、ＰＥ５０の数が増加すればするだけ発揮さ
れる。
【００３８】
【発明の効果】以上詳細に説明したように、本発明によ
れば、各ＰＥ内に設けたＸアドレスレジスタ及びＹアド
レスレジスタの値に応じて、セレクタを順次制御するこ
とにより、各ＰＥにおいて入力されてきた転送データ及
び転送用レジスタ内のデータのいずれか一方が選択され
て他のＰＥに転送されるので、転送先でない途中のＰＥ
には転送データが保管されることなく、そのまま通過す
ることとなる。従って、高速なデータ転送が可能とな
り、高速の総和演算等を行うことができるという効果が
ある。
れば、各ＰＥ内に設けたＸアドレスレジスタ及びＹアド
レスレジスタの値に応じて、セレクタを順次制御するこ
とにより、各ＰＥにおいて入力されてきた転送データ及
び転送用レジスタ内のデータのいずれか一方が選択され
て他のＰＥに転送されるので、転送先でない途中のＰＥ
には転送データが保管されることなく、そのまま通過す
ることとなる。従って、高速なデータ転送が可能とな
り、高速の総和演算等を行うことができるという効果が
ある。
【図１】本発明に係る並列データ処理装置の第１実施例
における基本演算要素を示す概略構成ブロック図であ
る。
における基本演算要素を示す概略構成ブロック図であ
る。
【図２】並列データ処理装置の構成例を示す図である。
【図３】従来の基本演算要素の構成例を示す図である。
【図４】前記第１実施例の総和演算処理の前半を示すフ
ローチャートである。
ローチャートである。
【図５】前記第１実施例の総和演算処理の後半を示すフ
ローチャートである。
ローチャートである。
【図６】前記第１実施例の総和演算処理の具体例を示す
図である。
図である。
【図７】前記第１実施例の総和演算処理の具体例を示す
図である。
図である。
【図８】前記第１実施例の総和演算処理の具体例を示す
図である。
図である。
【図９】前記第１実施例の総和演算処理の具体例を示す
図である。
図である。
【図１０】前記第１実施例の総和演算処理の具体例を示
す図である。
す図である。
【図１１】前記第１実施例の総和演算処理の具体例を示
す図である。
す図である。
【図１２】前記第１実施例の総和演算処理の具体例を示
す図である。
す図である。
【図１３】前記第１実施例の総和演算処理の具体例を示
す図である。
す図である。
【図１４】前記第１実施例の総和演算処理の具体例を示
す図である。
す図である。
【図１５】前記第１実施例の総和演算処理の具体例を示
す図である。
す図である。
【図１６】前記第２実施例の総和演算処理の具体例を示
す図である。
す図である。
【図１７】前記第２実施例の総和演算処理の具体例を示
す図である。
す図である。
【図１８】前記第２実施例の総和演算処理の具体例を示
す図である。
す図である。
【図１９】前記第２実施例の総和演算処理の具体例を示
す図である。
す図である。
【図２０】前記第２実施例の総和演算処理の具体例を示
す図である。
す図である。
１０ 演算部 ２０ 制御部 ５０ ＰＥ ５１ 基本演算部 ５３ 転送用シフトレジスタ ５４ セレクタ ５５ Ｆレジスタ ５６ 加算用レジスタ ５７ Ｘアドレスレジスタ ５８ Ｙアドレスレジスタ
Claims (1)
- 【請求項１】 Ｘアドレス及びＹアドレスで位置決定さ
れる２次元格子の各交点箇所にそれぞれ設けられた同一
構成の基本演算要素からなる演算部と、前記各基本演算
要素に対して発する同一命令により該基本演算要素が同
一動作を行うように制御する制御部とを備えた並列デー
タ処理装置において、 前記各基本演算要素は、それぞれ、 前記Ｘアドレス及びＹアドレスをそれぞれ格納するＸア
ドレスレジスタ及びＹアドレスレジスタと、 他の基本演算要素から転送されてきたデータに対して所
定の演算処理を行う演算処理手段と、 この演算処理手段による演算処理結果を保持するための
転送用レジスタと、 他の基本演算要素から転送されてきた転送データ及び前
記転送用レジスタ内のデータのいずれか一方を選択して
出力するセレクタと、 を備えると共に、 前記制御部は、前記Ｘアドレス及びＹアドレスに応じて
前記各基本演算要素内のセレクタを個々に制御すること
を特徴とする並列データ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17353592A JPH0620070A (ja) | 1992-06-30 | 1992-06-30 | 並列データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17353592A JPH0620070A (ja) | 1992-06-30 | 1992-06-30 | 並列データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0620070A true JPH0620070A (ja) | 1994-01-28 |
Family
ID=15962334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17353592A Pending JPH0620070A (ja) | 1992-06-30 | 1992-06-30 | 並列データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620070A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6970196B1 (en) | 1999-03-16 | 2005-11-29 | Hamamatsu Photonics K.K. | High-speed vision sensor with image processing function |
-
1992
- 1992-06-30 JP JP17353592A patent/JPH0620070A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6970196B1 (en) | 1999-03-16 | 2005-11-29 | Hamamatsu Photonics K.K. | High-speed vision sensor with image processing function |
| US7532244B2 (en) | 1999-03-16 | 2009-05-12 | Hamamatsu Photonics K.K. | High-speed vision sensor |
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