JPH06187057A - 短絡保護回路 - Google Patents
短絡保護回路Info
- Publication number
- JPH06187057A JPH06187057A JP4342294A JP34229492A JPH06187057A JP H06187057 A JPH06187057 A JP H06187057A JP 4342294 A JP4342294 A JP 4342294A JP 34229492 A JP34229492 A JP 34229492A JP H06187057 A JPH06187057 A JP H06187057A
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- semiconductor element
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Abstract
(57)【要約】
【目的】 短絡状態が起こっても電源そのものに与える
影響を少なくすること。 【構成】 負荷６側のＡＢ間が短絡すると過電流Ｉが流
れ、この過電流Ｉを抵抗Ｒ2 が検出してトランジスタＴ
ｒ3 をオンさせる。すると、トランジスタＴｒ2がオフ
し、トランジスタＴｒ1 もオフするので、電流は流れな
くなる。電流が流れなくなると、トランジスタＴｒ1 も
オンして負荷６に電流が流れる。電流が流れると上述の
動作を繰り返す。そこで、トランジスタＴｒ2 がオンす
るまでの時間を抵抗Ｒ1 とコンデンサＣ1 の時定数で設
定する。この設定した時定数によりトランジスタＴｒ2
のオンによるトランジスタＴｒ1 のオン、オフのデュー
ティ比を、トランジスタＴｒ1 が発熱等の影響がない程
度に設定する。
影響を少なくすること。 【構成】 負荷６側のＡＢ間が短絡すると過電流Ｉが流
れ、この過電流Ｉを抵抗Ｒ2 が検出してトランジスタＴ
ｒ3 をオンさせる。すると、トランジスタＴｒ2がオフ
し、トランジスタＴｒ1 もオフするので、電流は流れな
くなる。電流が流れなくなると、トランジスタＴｒ1 も
オンして負荷６に電流が流れる。電流が流れると上述の
動作を繰り返す。そこで、トランジスタＴｒ2 がオンす
るまでの時間を抵抗Ｒ1 とコンデンサＣ1 の時定数で設
定する。この設定した時定数によりトランジスタＴｒ2
のオンによるトランジスタＴｒ1 のオン、オフのデュー
ティ比を、トランジスタＴｒ1 が発熱等の影響がない程
度に設定する。
Description
【０００１】
【産業上の利用分野】本発明は、直流電源供給ラインを
有する機器に用いられる短絡保護回路に関するものであ
る。
有する機器に用いられる短絡保護回路に関するものであ
る。
【０００２】
【従来の技術】短絡により過電流が流れ、その電流値が
ある一定の値を越えると電源そのものがオフすることに
より、過電流による様々な不具合を未然に防止してい
る。具体的には、ヒューズ等で電流を遮断して半導体素
子の発熱を防止したり、また、ある一定値で電流を制限
し、それ以上の値にならないように（電流は流し続け
る）する等である。
ある一定の値を越えると電源そのものがオフすることに
より、過電流による様々な不具合を未然に防止してい
る。具体的には、ヒューズ等で電流を遮断して半導体素
子の発熱を防止したり、また、ある一定値で電流を制限
し、それ以上の値にならないように（電流は流し続け
る）する等である。
【０００３】しかし、電流を制限しても、流れる電流値
が大きいと、そのラインに接続される部品（特に、直流
電源供給ラインに介装されている半導体素子）も発熱の
問題等で高価なものが要求されることになる。
が大きいと、そのラインに接続される部品（特に、直流
電源供給ラインに介装されている半導体素子）も発熱の
問題等で高価なものが要求されることになる。
【０００４】
【発明が解決しようとする課題】例えば、外部電源によ
って動作する機器があり、その機器は周辺ツール（負
荷）を接続するためのインターフェイスを有し、外部電
源をそのままインターフェイスを介して負荷に供給して
いる場合、負荷のインターフェイス部が短絡した時に、
その機器の電源、あるいは外部電源までパワーダウンし
てしまうことになる。
って動作する機器があり、その機器は周辺ツール（負
荷）を接続するためのインターフェイスを有し、外部電
源をそのままインターフェイスを介して負荷に供給して
いる場合、負荷のインターフェイス部が短絡した時に、
その機器の電源、あるいは外部電源までパワーダウンし
てしまうことになる。
【０００５】本発明は、上述の点に鑑みて提供したもの
であって、短絡状態が起こっても電源そのものに与える
影響を少なくすることを目的とした短絡保護回路を提供
するものである。
であって、短絡状態が起こっても電源そのものに与える
影響を少なくすることを目的とした短絡保護回路を提供
するものである。
【０００６】
【課題を解決するための手段】本発明は、直流電源と負
荷との間に介装されオン状態において負荷に電源を供給
する半導体素子と、負荷に流れる過電流を検出する過電
流検出部と、過電流を検出した過電流検出部の出力にて
上記半導体素子を該半導体素子に発熱等の影響がない程
度のデューティ比でスイッチングさせる制御部とで構成
したものである。
荷との間に介装されオン状態において負荷に電源を供給
する半導体素子と、負荷に流れる過電流を検出する過電
流検出部と、過電流を検出した過電流検出部の出力にて
上記半導体素子を該半導体素子に発熱等の影響がない程
度のデューティ比でスイッチングさせる制御部とで構成
したものである。
【０００７】また、請求項２においては、制御部をトラ
ンジスタで構成し、このトランジスタのベースに抵抗と
コンデンサとを接続し、この抵抗とコンデンサとの時定
数にて半導体素子をスイッチングさせている。更に、請
求項３においては、制御部をコンパレータで構成し、こ
のコンパレータの一方の入力端に抵抗とコンデンサを接
続し、この抵抗とコンデンサとの時定数にてコンパレー
タを駆動することで半導体素子をスイッチングさせたも
のである。
ンジスタで構成し、このトランジスタのベースに抵抗と
コンデンサとを接続し、この抵抗とコンデンサとの時定
数にて半導体素子をスイッチングさせている。更に、請
求項３においては、制御部をコンパレータで構成し、こ
のコンパレータの一方の入力端に抵抗とコンデンサを接
続し、この抵抗とコンデンサとの時定数にてコンパレー
タを駆動することで半導体素子をスイッチングさせたも
のである。
【０００８】また、請求項４では、半導体素子をマルチ
バイブレータの発振周期に対応させてスイッチングさせ
ている。
バイブレータの発振周期に対応させてスイッチングさせ
ている。
【０００９】
【作用】本発明によれば、直流電源系に短絡状態が起こ
っても電源そのものに与える影響も少なく、その電源に
よって動作している負荷にも影響を与えないものであ
る。また、半導体素子にも発熱等の悪影響を与えない。
また、請求項２〜４においても、上記と同様に、直流電
源系に短絡状態が起こっても電源そのものに与える影響
も少なく、その電源によって動作している負荷にも影響
を与えないものである。
っても電源そのものに与える影響も少なく、その電源に
よって動作している負荷にも影響を与えないものであ
る。また、半導体素子にも発熱等の悪影響を与えない。
また、請求項２〜４においても、上記と同様に、直流電
源系に短絡状態が起こっても電源そのものに与える影響
も少なく、その電源によって動作している負荷にも影響
を与えないものである。
【００１０】
【実施例】以下、本発明の実施例を図面を参照して説明
する。図２は本発明のブロック図を示し、直流電源供給
ラインに負荷に電源を供給すべき半導体素子１と、負荷
に流れる過電流を検出する過電流検出部２とが介装され
ている。また、制御部３を設け、過電流検出部２からの
信号により上記半導体素子１をスイッチング動作させる
ようにしている。
する。図２は本発明のブロック図を示し、直流電源供給
ラインに負荷に電源を供給すべき半導体素子１と、負荷
に流れる過電流を検出する過電流検出部２とが介装され
ている。また、制御部３を設け、過電流検出部２からの
信号により上記半導体素子１をスイッチング動作させる
ようにしている。
【００１１】このスイッチング動作は、半導体素子１が
発熱等の影響がない程度のデューティ比でスイッチング
動作させるものである。図３は全体のブロック図を示
し、機器４には図２に示す短絡保護回路のブロックが内
蔵されており、機器４に外部電源５から電源が供給さ
れ、この機器４を介して負荷６に電源を供給するように
なっている。
発熱等の影響がない程度のデューティ比でスイッチング
動作させるものである。図３は全体のブロック図を示
し、機器４には図２に示す短絡保護回路のブロックが内
蔵されており、機器４に外部電源５から電源が供給さ
れ、この機器４を介して負荷６に電源を供給するように
なっている。
【００１２】まず、図２に示す動作は以下の通りであ
る。すなわち、負荷側の直流電源ラインにおいて短絡が
発生すると過電流が流れる。この過電流を過電流検出部
２が検知して、制御部３を動作させる。この制御部３
は、半導体素子１をオフさせて電流の供給を停止させ
る。電流の供給が止まると過電流検出部２がオフするの
で、制御部３は不動作となるので、半導体素子１がオン
し、再び電流が流れ出す。
る。すなわち、負荷側の直流電源ラインにおいて短絡が
発生すると過電流が流れる。この過電流を過電流検出部
２が検知して、制御部３を動作させる。この制御部３
は、半導体素子１をオフさせて電流の供給を停止させ
る。電流の供給が止まると過電流検出部２がオフするの
で、制御部３は不動作となるので、半導体素子１がオン
し、再び電流が流れ出す。
【００１３】しかし、短絡状態が続く限り再び過電流検
出部２が過電流を検出して、制御部３を介して半導体素
子１がオフするという発振状態となる。この半導体素子
１の発振状態におけるデューティ比を、半導体素子１に
影響がない程度の発熱に抑えるように制御するものであ
る。図１に具体実施例を示す。図１に示すように、半導
体素子１としてトランジスタＴｒ1 を電源と負荷６との
間に介装し、また、電源ラインのアースラインに抵抗Ｒ
2 を介装している。この抵抗Ｒ2 の両端にトランジスタ
Ｔｒ3 のベース・エミッタ間を接続している。この抵抗
Ｒ2 とトランジスタＴｒ3 とで過電流検出部２を構成し
ている。
出部２が過電流を検出して、制御部３を介して半導体素
子１がオフするという発振状態となる。この半導体素子
１の発振状態におけるデューティ比を、半導体素子１に
影響がない程度の発熱に抑えるように制御するものであ
る。図１に具体実施例を示す。図１に示すように、半導
体素子１としてトランジスタＴｒ1 を電源と負荷６との
間に介装し、また、電源ラインのアースラインに抵抗Ｒ
2 を介装している。この抵抗Ｒ2 の両端にトランジスタ
Ｔｒ3 のベース・エミッタ間を接続している。この抵抗
Ｒ2 とトランジスタＴｒ3 とで過電流検出部２を構成し
ている。
【００１４】また、トランジスタＴｒ1 のベースにトラ
ンジスタＴｒ2 のコレクタを接続し、エミッタを接地し
ている。このトランジスタＴｒ2 のベースにトランジス
タＴｒ3 のコレクタを接続すると共に、抵抗Ｒ1 とコン
デンサＣ1 とを接続している。なお、トランジスタＴｒ
2 、抵抗Ｒ1 、コンデンサＣ1 等で制御部３を構成して
いる。
ンジスタＴｒ2 のコレクタを接続し、エミッタを接地し
ている。このトランジスタＴｒ2 のベースにトランジス
タＴｒ3 のコレクタを接続すると共に、抵抗Ｒ1 とコン
デンサＣ1 とを接続している。なお、トランジスタＴｒ
2 、抵抗Ｒ1 、コンデンサＣ1 等で制御部３を構成して
いる。
【００１５】図１において、通常時は、抵抗Ｒ1 により
トランジスタＴｒ2 がオンして、トランジスタＴｒ1 が
オンするので、負荷６側に電流が流れる。今、負荷６側
のＡＢ間が短絡したとすると、負荷抵抗がほぼ０に等し
くなり、過電流が流れ出す。この時、この過電流Ｉが抵
抗Ｒ2 に流れることで、抵抗Ｒ2の両端には、Ｉ×Ｒ2
の電圧が発生する。この電圧が約０．７Ｖでトランジス
タＴｒ3 がオンするので、ａ点の電位が下がる。
トランジスタＴｒ2 がオンして、トランジスタＴｒ1 が
オンするので、負荷６側に電流が流れる。今、負荷６側
のＡＢ間が短絡したとすると、負荷抵抗がほぼ０に等し
くなり、過電流が流れ出す。この時、この過電流Ｉが抵
抗Ｒ2 に流れることで、抵抗Ｒ2の両端には、Ｉ×Ｒ2
の電圧が発生する。この電圧が約０．７Ｖでトランジス
タＴｒ3 がオンするので、ａ点の電位が下がる。
【００１６】すると、トランジスタＴｒ2 がオフし、ト
ランジスタＴｒ1 もオフするので、電流は流れなくな
る。電流が流れなくなると、抵抗Ｒ2 による過電流が検
出されないために、トランジスタＴｒ3 がオフして、ａ
点の電位が持ち上がり、トランジスタＴｒ2 がオンす
る。従って、トランジスタＴｒ1 もオンして負荷６に電
流が流れる。
ランジスタＴｒ1 もオフするので、電流は流れなくな
る。電流が流れなくなると、抵抗Ｒ2 による過電流が検
出されないために、トランジスタＴｒ3 がオフして、ａ
点の電位が持ち上がり、トランジスタＴｒ2 がオンす
る。従って、トランジスタＴｒ1 もオンして負荷６に電
流が流れる。
【００１７】電流が流れると、また過電流が流れるの
で、過電流検出部２で過電流を検出した上述の動作を繰
り返すことになる。このままでは、発振状態となり、ト
ランジスタＴｒ1 の発熱等の問題が発生する。しかし、
本発明では、トランジスタＴｒ2 がオンするまでの時間
を抵抗Ｒ1 とコンデンサＣ1 の時定数で設定し、この設
定した時定数によりトランジスタＴｒ 2 のオンによるト
ランジスタＴｒ1 のオン、オフのデューティ比を、トラ
ンジスタＴｒ1 が発熱等の影響がない程度に設定するも
のである。
で、過電流検出部２で過電流を検出した上述の動作を繰
り返すことになる。このままでは、発振状態となり、ト
ランジスタＴｒ1 の発熱等の問題が発生する。しかし、
本発明では、トランジスタＴｒ2 がオンするまでの時間
を抵抗Ｒ1 とコンデンサＣ1 の時定数で設定し、この設
定した時定数によりトランジスタＴｒ 2 のオンによるト
ランジスタＴｒ1 のオン、オフのデューティ比を、トラ
ンジスタＴｒ1 が発熱等の影響がない程度に設定するも
のである。
【００１８】これにより、短絡状態の時は、オン、オフ
のデューティがトランジスタＴｒ1に影響がないレベル
で電流が流れることになる。よって、電源側をパワーダ
ウンさせないレベルの電流で、しかもトランジスタＴｒ
1 の発熱を抑えることができる。 （実施例２）図４に実施例２を示す。本実施例では、過
電流検出部２を抵抗Ｒ2 、コンパレータＣＰ2 等で構成
し、また、制御部３をコンパレータＣＰ1 、抵抗Ｒ1 、
コンデンサＣ1 等で構成したものである。
のデューティがトランジスタＴｒ1に影響がないレベル
で電流が流れることになる。よって、電源側をパワーダ
ウンさせないレベルの電流で、しかもトランジスタＴｒ
1 の発熱を抑えることができる。 （実施例２）図４に実施例２を示す。本実施例では、過
電流検出部２を抵抗Ｒ2 、コンパレータＣＰ2 等で構成
し、また、制御部３をコンパレータＣＰ1 、抵抗Ｒ1 、
コンデンサＣ1 等で構成したものである。
【００１９】通常では、コンパレータＣＰ2 の出力がＨ
レベル、コンパレータＣＰ1 の出力がＬレベルでトラン
ジスタＴｒ1 をオンして負荷６に電流を供給している。
今、ＡＢ間が短絡すると、抵抗Ｒ2 に過電流Ｉが流れ、
ＩＲ2 の電圧が抵抗Ｒ 2 の両端に発生する。この電位が
抵抗Ｒ3 とＲ4 の分圧により与えられたコンパレータＣ
Ｐ2 の＋入力端の電位より高くなると、コンパレータＣ
Ｐ2 の出力がＬレベルとなり、これによりコンパレータ
ＣＰ1 の出力がＨレベルとなり、トランジスタＴｒ1 が
オフする。
レベル、コンパレータＣＰ1 の出力がＬレベルでトラン
ジスタＴｒ1 をオンして負荷６に電流を供給している。
今、ＡＢ間が短絡すると、抵抗Ｒ2 に過電流Ｉが流れ、
ＩＲ2 の電圧が抵抗Ｒ 2 の両端に発生する。この電位が
抵抗Ｒ3 とＲ4 の分圧により与えられたコンパレータＣ
Ｐ2 の＋入力端の電位より高くなると、コンパレータＣ
Ｐ2 の出力がＬレベルとなり、これによりコンパレータ
ＣＰ1 の出力がＨレベルとなり、トランジスタＴｒ1 が
オフする。
【００２０】その後の動作は先の実施例と同じであり、
トランジスタＴｒ1 のオフで過電流が検出できず、トラ
ンジスタＴｒ1 がオンとなり過電流を検出するという動
作を繰り返して、トランジスタＴｒ1 が発振状態とな
る。このトランジスタＴｒ1 の発振、つまり、オンとな
る時間を抵抗Ｒ1 とコンデンサＣ1 の時定数で行い、ト
ランジスタＴｒ1 が発熱等の影響を受けない程度のデュ
ーティ比でトランジスタＴｒ1 がスイッチングするよう
に上記時定数を設定する。
トランジスタＴｒ1 のオフで過電流が検出できず、トラ
ンジスタＴｒ1 がオンとなり過電流を検出するという動
作を繰り返して、トランジスタＴｒ1 が発振状態とな
る。このトランジスタＴｒ1 の発振、つまり、オンとな
る時間を抵抗Ｒ1 とコンデンサＣ1 の時定数で行い、ト
ランジスタＴｒ1 が発熱等の影響を受けない程度のデュ
ーティ比でトランジスタＴｒ1 がスイッチングするよう
に上記時定数を設定する。
【００２１】（実施例３）実施例３を図５に示す。本実
施例では、制御部３をマルチバイブレータで構成したも
のであり、また、過電流検出部２をコンパレータＣＰ2
で構成している。通常は、コンパレータＣＰ2 がオンし
て出力をＬレベルとすることで、制御部３中のａ点の電
位はほぼ０に等しいので、制御部３つまりマルチバイブ
レータは作動しない。従って、トランジスタＴｒ1 はオ
ンして負荷６に電流を供給する。
施例では、制御部３をマルチバイブレータで構成したも
のであり、また、過電流検出部２をコンパレータＣＰ2
で構成している。通常は、コンパレータＣＰ2 がオンし
て出力をＬレベルとすることで、制御部３中のａ点の電
位はほぼ０に等しいので、制御部３つまりマルチバイブ
レータは作動しない。従って、トランジスタＴｒ1 はオ
ンして負荷６に電流を供給する。
【００２２】出力が短絡すると、コンパレータＣＰ2 の
出力がＨレベルとなり、マルチバイブレータが作動し、
ａ点の発振することで、このオン、オフ期間に従ってト
ランジスタＴｒ1 がスイッチングを開始する。この時の
電流値は、抵抗Ｒ1 とトランジスタＴｒ2 によって制限
される。
出力がＨレベルとなり、マルチバイブレータが作動し、
ａ点の発振することで、このオン、オフ期間に従ってト
ランジスタＴｒ1 がスイッチングを開始する。この時の
電流値は、抵抗Ｒ1 とトランジスタＴｒ2 によって制限
される。
【００２３】
【発明の効果】本発明は上述のように、直流電源と負荷
との間に介装されオン状態において負荷に電源を供給す
る半導体素子と、負荷に流れる過電流を検出する過電流
検出部と、過電流を検出した過電流検出部の出力にて上
記半導体素子を該半導体素子に発熱等の影響がない程度
のデューティ比でスイッチングさせる制御部とで構成し
たものであるから、直流電源系に短絡状態が起こっても
電源そのものに与える影響も少なく、その電源によって
動作している負荷にも影響を与えないという効果を奏す
るものである。また、半導体素子にも発熱等の悪影響を
与えない。
との間に介装されオン状態において負荷に電源を供給す
る半導体素子と、負荷に流れる過電流を検出する過電流
検出部と、過電流を検出した過電流検出部の出力にて上
記半導体素子を該半導体素子に発熱等の影響がない程度
のデューティ比でスイッチングさせる制御部とで構成し
たものであるから、直流電源系に短絡状態が起こっても
電源そのものに与える影響も少なく、その電源によって
動作している負荷にも影響を与えないという効果を奏す
るものである。また、半導体素子にも発熱等の悪影響を
与えない。
【００２４】また、請求項２〜４においても、上記と同
様に、直流電源系に短絡状態が起こっても電源そのもの
に与える影響も少なく、その電源によって動作している
負荷にも影響を与えないものである。
様に、直流電源系に短絡状態が起こっても電源そのもの
に与える影響も少なく、その電源によって動作している
負荷にも影響を与えないものである。
【図１】本発明の実施例の短絡保護回路の具体回路図で
ある。
ある。
【図２】同上のブロック図である。
【図３】同上の全体のブロック図である。
【図４】同上の実施例２の具体回路図である。
【図５】同上の実施例３の具体回路図である。
１ 半導体素子 ２ 過電流検出部 ３ 制御部 ６ 負荷 Ｔｒ1 トランジスタ Ｔｒ2 トランジスタ Ｔｒ3 トランジスタ Ｒ1 抵抗 Ｒ2 抵抗 Ｃ1 コンデンサ
Claims (4)
- 【請求項１】 直流電源と負荷との間に介装されオン状
態において負荷に電源を供給する半導体素子と、負荷に
流れる過電流を検出する過電流検出部と、過電流を検出
した過電流検出部の出力にて上記半導体素子を該半導体
素子に発熱等の影響がない程度のデューティ比でスイッ
チングさせる制御部とで構成したことを特徴とする短絡
保護回路。 - 【請求項２】 制御部をトランジスタで構成し、このト
ランジスタのベースに抵抗とコンデンサとを接続し、こ
の抵抗とコンデンサとの時定数にて半導体素子をスイッ
チングさせたことを特徴とする請求項１記載の短絡保護
回路。 - 【請求項３】 制御部をコンパレータで構成し、このコ
ンパレータの一方の入力端に抵抗とコンデンサを接続
し、この抵抗とコンデンサとの時定数にてコンパレータ
を駆動することで半導体素子をスイッチングさせたこと
を特徴とする請求項１記載の短絡保護回路。 - 【請求項４】 半導体素子をマルチバイブレータの発振
周期に対応させてスイッチングさせたことを特徴とする
請求項１記載の短絡保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4342294A JPH06187057A (ja) | 1992-12-22 | 1992-12-22 | 短絡保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4342294A JPH06187057A (ja) | 1992-12-22 | 1992-12-22 | 短絡保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06187057A true JPH06187057A (ja) | 1994-07-08 |
Family
ID=18352619
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4342294A Pending JPH06187057A (ja) | 1992-12-22 | 1992-12-22 | 短絡保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06187057A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101944715A (zh) * | 2010-08-31 | 2011-01-12 | 深圳拓邦股份有限公司 | 负载短路保护电路 |
-
1992
- 1992-12-22 JP JP4342294A patent/JPH06187057A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101944715A (zh) * | 2010-08-31 | 2011-01-12 | 深圳拓邦股份有限公司 | 负载短路保护电路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000718 |