JPH06152208A - ディレイライン素子およびその製造方法 - Google Patents

ディレイライン素子およびその製造方法

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JPH06152208A
JPH06152208A JP4322383A JP32238392A JPH06152208A JP H06152208 A JPH06152208 A JP H06152208A JP 4322383 A JP4322383 A JP 4322383A JP 32238392 A JP32238392 A JP 32238392A JP H06152208 A JPH06152208 A JP H06152208A
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Abstract

(57)【要約】 【目的】 信号線路と上下の接地電極との間の幾何学的
寸法精度が高く、それゆえ高い周波数領域まで電気的特
性の安定しているディレイライン素子およびその製造方
法を提供する。 【構成】 このディレイラインユニット１０（ディレイ
ライン素子）は、基板２０および３０を有する。基板２
０は、セラミック基板２１の一方の主面の中央部に信号
線路２２を有し、周辺部に接合用電極２３を有し、他方
の主面のほぼ全面に接地電極２４を有する。基板３０
は、上記セラミック基板２１と同じ厚さかつ同じ材質の
セラミック基板３１の一方の主面に接合用電極３３を有
し、他方の主面のほぼ全面に接地電極３４を有する。こ
のディレイラインユニット１０は、上記基板２０および
３０を接合用電極２３および３３同士が向かい合うよう
に重ね合わせ、信号線路２２がセラミック基板３１に接
するように、両接合用電極２３、３３同士を金−スズ合
金のろう接によって接合して成る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、例えば通信機、コン
ピュータ等の電子機器において、パルス信号のような電
気信号を遅延させるのに用いられるディレイライン素子
およびその製造方法に関する。
【０００２】
【従来の技術とその課題】従来、この種のディレイライ
ン素子として、単体のコイルとコンデンサとを組み合わ
せた非分布定数型のものがあったが、これは、使用でき
る周波数の上限が低いことから、高速伝送回路への適用
は不可能である。
【０００３】この周波数特性を改善するために、例えば
特開昭５９−２０２７０２号公報では、分布定数型のデ
ィレイライン素子が提案されており、これにより、例え
ばパルス幅が１ナノ秒以下という高速信号（即ち高周波
信号）への対応が可能になった。
【０００４】このディレイライン素子は、マイクロスト
リップライン構造のものであり、概略断面を図１４に示
すように、誘電体基板２の一方の主面に例えばジグザク
状に折り返された信号線路４を形成し、他方の主面のほ
ぼ全面に接地電極６を形成したものである。
【０００５】しかしこのディレイライン素子は、信号線
路４が電気的に露出していることから、外部からの電磁
気的な影響を受け、またこれ自体からも電磁気的なノイ
ズを放射するという問題がある。
【０００６】この問題は、概略断面を図１５に示すよう
に、信号線路４の上下に誘電体基板２および接地電極６
をそれぞれ設けた、いわゆるトリプレート型ストリップ
ライン構造によって解決される。しかしこのようなトリ
プレート型のディレイライン素子では、信号線路４と上
下の接地電極６との間の幾何学的な寸法精度が、インピ
ーダンス、遅延時間等の電気的特性に著しい影響を及ぼ
すという問題がある。
【０００７】より具体的には、信号線路４と上下の接地
電極６との間の距離Ｌ1 、Ｌ2 が互いに等しく、かつそ
れが信号線路４の全長に亘って均一である必要があり、
もしこの距離Ｌ1 、Ｌ2 が変わると、信号伝送線路のイ
ンピーダンスが変わり信号の反射が多くなり、波形歪を
生じさせる。また、インピーダンスの変化は遅延時間に
も影響する。そしてこのようなインピーダンスおよび遅
延時間が、周波数によって、特に周波数が高い領域にお
いて、大きく変動するようになる。
【０００８】ところが、上記のようなトリプレート型の
ディレイライン素子を実際に作るに当たっては、信号線
路４を挟んで上下の誘電体基板２を接合するために、従
来は、誘電体基板２に樹脂基板を用いて加圧・加熱によ
って接着したり、誘電体基板２にセラミック基板を用い
る場合は間に接着用の樹脂シートを介在させる等の手段
を用いており、いずれの場合も、前述した信号線路４と
上下の接地電極６との間の幾何学的寸法が微妙に変動す
るので、高い周波数領域まで電気的特性の安定したディ
レイライン素子を実現することが困難であった。
【０００９】一方、近年の電子部品に要求される小型・
高集積化は、ディレイライン素子についても同様であ
り、小型で遅延時間が長くかつ高速信号に対応できるデ
ィレイライン素子の開発が求められており、この要求に
応えるものとして、同一出願人によって、実開平２−９
２２１０号公報に示されているようなディレイライン素
子が開発された。このディレイライン素子は、図１６に
分解して示すように、誘電体基板２の一方の主面に前述
したような信号線路４を形成し他方の主面のほぼ全面に
接地電極６を形成したものを、複数枚、間に有機材料シ
ート８を介在させて加圧・加熱により接着したものであ
り、多層のトリプレート型ストリップライン構造をして
いる。各層の信号線路４は、スルーホール等によって互
いに直列に接続されている。
【００１０】このディレイライン素子は、小型で遅延時
間が長くかつ高速信号に対応することができ、しかもト
リプレート型であるから前述した電磁誘導の問題を解決
することができるけれども、信号線路４を形成した誘電
体基板２同士を接着するのに有機材料シート８を用いて
いることから、信号線路４と上下の接地電極６との間の
幾何学的寸法が微妙に変動するので、高い周波数領域ま
で電気的特性の安定性を確保するのが難しいという問題
は残っている。
【００１１】そこでこの発明は、信号線路と上下の接地
電極との間の幾何学的寸法精度が高く、それゆえ高い周
波数領域まで電気的特性の安定しているディレイライン
素子およびその製造方法を提供することを主たる目的と
する。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、この発明のディレイライン素子は、セラミック基板
の一方の主面の中央部に信号線路を有しかつ周辺部に接
合用電極を有し、他方の主面のほぼ全面に接地電極を有
し、かつこの接地電極と接合用電極とを互いに電気的に
接合している第１の基板と、この第１の基板のセラミッ
ク基板と同じ厚さかつ同じ材質のセラミック基板の一方
の主面であって第１の基板の接合用電極に対応する位置
に接合用電極を有し、他方の主面のほぼ全面に接地電極
を有し、かつこの接地電極と接合用電極とを互いに電気
的に接続している第２の基板とを、両基板の接合用電極
同士が向かい合うように重ね合わせ、そして第１の基板
の信号線路が第２の基板のセラミック基板に接するよう
に、第１および第２の基板の相対向する接合用電極同士
をろう接によって接合して成ることを特徴とする。
【００１３】また、上記のようなディレイライン素子を
ユニットとして複数個積み重ね、かつ各ユニットの信号
線路を互いに直列に接続して、積層構造のディレイライ
ン素子としても良い。
【００１４】
【作用】上記構成によれば、寸法変動をもたらす接着用
の有機材料シート等を用いることなく、第１の基板と第
２の基板とを接合用電極同士のろう接によって接合する
ことによって、信号線路が相手側のセラミック基板に接
するようにしているので、信号線路と上下の接地電極と
の間の距離が、上下のセラミック基板自体の厚さで決定
されることになる。この上下のセラミック基板は互いに
同じ厚さであるので、結局、信号線路と上下の接地電極
との間の距離は互いに等しくなる。
【００１５】しかも、セラミック基板は、他の樹脂等の
誘電体基板に比べて厚さの均一性が極めて高いので、上
記信号線路と上下の接地電極との間の距離が互いに等し
いということが、信号線路の全長において確保される。
【００１６】それゆえ、信号線路と上下の接地電極との
間の幾何学的寸法精度が高く、その結果、高い周波数領
域まで電気的特性の安定したディレイライン素子を実現
することができる。
【００１７】しかも上記ディレイライン素子は、トリプ
レート型のストリップライン構造をしているので、高速
信号に対応することができ、しかも電磁誘導の影響を受
けない。
【００１８】また、上記のようなディレイライン素子を
ユニットとして複数個積み重ね、かつ各ユニットの信号
線路を互いに直列に接続して積層構造にすれば、上記の
ような優れた特性を有していてしかも小型で遅延時間の
長いディレイライン素子を実現することができる。
【００１９】
【実施例】図１は、この発明に係るディレイライン素子
を構成するディレイラインユニットの一例を示す斜視図
である。図２は、図１のディレイラインユニットの分解
斜視図である。
【００２０】このディレイラインユニット１０は、第１
の基板２０と第２の基板３０とを、ろう接によって接合
したものである。この「ろう接」は、半田付けまたはろ
う付けによる接合方法の総称である（ＪＩＳ Ｚ ３０
０１参照）。その具体例は後述する。
【００２１】第１の基板２０は、図３も参照して、セラ
ミック基板２１の一方の主面の中央部に信号線路２２を
有し、かつ周辺部にこの例では帯状の二つの接合用電極
２３を有しており、他方の主面のほぼ全面に接地電極２
４を有している。この接地電極２４と各接合用電極２３
とは、この例では多数のスルーホール２９（より具体的
には同スルーホール２９内の導体）によって互いに電気
的に接続されている。
【００２２】セラミック基板２１の材質としては、この
実施例ではアルミナ（Ａl2Ｏ3）を用いているが、この
他、要求される特性インピーダンス等の仕様に応じて、
ガラス、ムライト（３Ａl2Ｏ3・２ＳiＯ2）、窒化アル
ミニウム（ＡlＮ）等の他のセラミックを用いても良
い。
【００２３】信号線路２２は、必要とする遅延時間によ
って様々な形状になる。例えば、必要とする遅延時間が
長い場合は、図示例のようにジグザグ状に折れ曲がった
形状にすれば良い。必要とする遅延時間が短い場合は、
単なる直線状の場合もある。
【００２４】この信号線路２２の両端部には、この例で
は、接続用の端子２５およびスルーホール端子２６がそ
れぞれ接続されている。この「スルーホール端子」と
は、スルーホールの上下両端部に形成されていてスルー
ホールを介して（より具体的にはスルーホール内の導体
を介して）互いに電気的につながっている端子のことで
ある。またこの信号線路２２の周辺部には、この例で
は、回路的に独立した接続用のスルーホール端子２７お
よび２８が更に設けられている。
【００２５】但し、端子を単なる端子あるいはスルーホ
ール端子のいずれにするか、更には端子の数、位置等
は、この例のようなものに限られるものではなく、他の
ディレイラインユニットや外部接続用の端子との接続構
造等に応じて変えれば良い。後述する第２の基板３０、
ダミー基板４０および５０における端子についても同様
である。
【００２６】第２の基板３０は、図４も参照して、セラ
ミック基板３１の一方の主面であって前記第１の基板２
０の二つの接合用電極２３にそれぞれ対応する位置に二
つの接合用電極３３を有しており、他方の主面のほぼ全
面に接地電極３４を有している。この接地電極３４と各
接合用電極３３とは、前記第１の基板２０側と同様に、
多数のスルーホール３９によって互いに電気的に接続さ
れている。この第２の基板３０のセラミック基板３１
は、前記第１の基板２０のセラミック基板２１と同じ厚
さかつ同じ材質のものである。
【００２７】また、この基板３０は、その周辺部であっ
て前記基板２０の端子２５、スルーホール端子２７およ
び２８に対応する位置に、回路的に独立した接続用のス
ルーホール端子３５、３７および３８をそれぞれ有して
いる。
【００２８】そして図１のディレイラインユニット１０
は、上記のような第１の基板２０および第２の基板３０
を、図２に示すように、接合用電極２３および３３同士
が向かい合うように重ね合わせ、より具体的には図３の
基板２０上に図４の基板３０を接合用電極３３側を下に
して両図のａとａ′の部分、ｂとｂ′の部分がそれぞれ
合うように重ね合わせ、そして信号線路２２が相手側の
セラミック基板３１に接するように、両基板２０、３０
の相対向する接合用電極２３、３３同士をろう接によっ
て接合したものである。
【００２９】この接合手段のより具体例を説明すると、
図５に示すように、この例では第１の基板２０の両主面
の信号線路２２、接合用電極２３および接地電極２４を
含む全ての導体を厚みの大きな銅（Ｃu）の膜およびそ
の上に設けられた金（Ａu）の薄膜で形成しておく。な
お、実際上は、銅と基板間の密着力向上のために、両者
間にニッケル−クロム合金を設ける場合があるが、ここ
ではその図示を省略している（第２の基板３０側につい
ても同様）。
【００３０】一方、第２の基板３０の両主面の接合用電
極３３および接地電極３４を含む全ての導体を、厚みの
大きな銅の膜、その上に設けられた金の薄膜および更に
その上に設けられたスズ（Ｓn）の薄膜で形成してお
く。但し、接合用電極３３の全体の厚さは、接合用電極
２３側と接合したときに信号線路２２がセラミック基板
３１に接するようにするために、例えば数μｍ程度に薄
くしておく。それ以外の両基板２０、３０の導体の厚さ
は例えば数十μｍ程度にしておく。
【００３１】そして、上記のような第１および第２の基
板２０および３０を、接合用電極２３および３３同士が
向かい合うように重ね合わせて、加圧すると共に３００
℃程度に加熱する。これにより、図６に示すように、接
触している金とスズとが相互拡散して、そこに金−スズ
の共晶合金が形成され、接合用電極２３と３３との接合
が行われる。しかもこのとき、上述したように接合用電
極３３側は元々非常に薄くしており、しかもその表面の
金およびスズが相手の接合用電極２３側の金と相互拡散
して金−スズ合金を形成するので、基板２０側の信号線
路２２の表面は、基板３０側のセラミック基板３１の表
面に実質的に隙間なく接するようになる。
【００３２】また上記接合と同時に、このディレイライ
ンユニット１０では、端子２５とスルーホール端子３
５、スルーホール端子２７と３７およびスルーホール端
子２８と３８がそれぞれ接合される。
【００３３】このような金−スズ合金は、融点が約２８
０℃であり、これは通常のスズ−鉛半田の融点（約１８
０℃）よりも十分に高いので、ディレイライン素子とし
て完成後これをプリント基板等に半田付けする際の熱に
よる支障はない。
【００３４】なお、上記のような金−スズによるろう接
は、融点が４５０℃未満であるから、半田付けと呼ぶこ
ともできる。
【００３５】また、上記ろう接は、スズの酸化防止のた
めに、窒素雰囲気中等の非酸化雰囲気中で行うのが好ま
しい。
【００３６】また、上記のような金−スズ合金によるろ
う接を用いれば、フラックスを用いる必要がないので、
ろう接後にフラックスを除去する必要がなく、後処理等
が簡単になるという利点があるが、勿論それの代わり
に、通常のスズ−鉛半田よりも融点を高くした（より具
体的には鉛の含有量を増やした）スズ−鉛合金による半
田付け等を用いても良い。
【００３７】また、上記第１および第２の基板２０およ
び３０のセラミック基板２１とセラミック基板３１との
間の隙間１２（図１および図６参照）に、両セラミック
基板２１、３１よりも低誘電率の樹脂を充填しておいて
も良く、そのようにすれば、信号線路２２周りに湿気
が入るのを防止することができるので、耐候性が向上す
る、上下の基板２０、３０間の接着面積が増大するの
で機械的強度が向上する、等の効果が得られる。セラミ
ック基板２１、３１よりも低誘電率の樹脂を用いるの
は、それを充填することによる当該ディレイラインユニ
ット１０の周波数特性等の電気的な特性劣化を抑えるた
めである。この樹脂は、例えばエポキシ、ポリイミド等
である。この樹脂を充填する方法には、真空含浸法を利
用するのが好ましいが、大気中でゆっくりと樹脂中にデ
ィレイラインユニット１０を沈めて行く方法等を利用し
ても良い。
【００３８】図１に示したディレイラインユニット１０
は上記のような構造をしており、寸法変動をもたらす接
着用の有機材料シート等を用いることなく、第１の基板
２０と第２の基板３０とを接合用電極２３、３３同士の
ろう接によって接合することによって、信号線路２２が
相手側のセラミック基板３１に接するようにしているの
で、信号線路２２と上下の接地電極２４、３４との間の
距離が、上下のセラミック基板２１、３１自体の厚さで
決定されることになる。この上下のセラミック基板２
１、３１は、互いに同じ厚さであるので、結局、信号線
路２２と上下の接地電極２４、３４との間の距離は互い
に等しくなる。
【００３９】しかも、セラミック基板２１、３１は、他
の樹脂等の誘電体基板に比べて厚さの均一性が極めて高
いので、上記の信号線路２２と上下の接地電極２４、３
４との間の距離が互いに等しいということが、信号線路
２２の全長において確保される。
【００４０】それゆえ、信号線路２２と上下の接地電極
２４、３４との間の幾何学的寸法精度が高く、その結
果、高い周波数領域まで電気的特性の安定したディレイ
ラインユニットを実現することができる。
【００４１】しかも上記ディレイラインユニット１０
は、トリプレート型のストリップライン構造をしている
ので、高速信号に対応することができ、しかも電磁誘導
の影響を受けない。
【００４２】このようなディレイラインユニット１０
は、必要とする遅延時間によっては、より具体的には必
要とする遅延時間が短い場合は、それ１個だけをディレ
イライン素子として用いても良い。その場合、このディ
レイラインユニット１０の上下両側に、後述するような
２枚のダミー基板４０および５０をそれぞれ接合してデ
ィレイライン素子を構成しても良い。このダミー基板４
０および５０の構造およびそれを設ける効果等について
は後で図７を参照して詳述する。
【００４３】また、必要とする遅延時間によっては、上
記のようなディレイラインユニット１０を複数個積み重
ね、かつ各ディレイラインユニット１０の信号線路２２
を互いに直列に接続して、積層構造のディレイライン素
子を構成しても良い。そのようにした例を次に説明す
る。
【００４４】図７のディレイライン素子６０は、上記デ
ィレイラインユニット１０と同様の構造をした三つのデ
ィレイラインユニット１０ａ、１０ｂおよび１０ｃを積
み重ねて、相対向する接地電極２４と３４同士およびス
ルーホール端子同士を、ろう接によってそれぞれ接合
し、かつスルーホール端子２６、２７、２８、３５、３
７、３８を用いて、図８に示すように、各ディレイライ
ンユニット１０ａ〜１０ｃの信号線路２２を互いに直列
に接合したものである。図８中の矢印は、信号の流れの
一例を示す。
【００４５】なお、真ん中のディレイラインユニット１
０ｂは、その上下のディレイラインユニット１０ａおよ
び１０ｃとは左右を反転させて積み重ねている。また、
ディレイラインユニット１０ｃのように、接続に必要の
ないスルーホール端子は適当に省略しても良い。
【００４６】更にこのディレイライン素子６０は、各デ
ィレイラインユニット１０ａ〜１０ｃを構成する前述し
たセラミック基板２１および３１よりも厚いセラミック
基板４１の両主面のほぼ全面に接地電極４３および４４
を有し、更にその上に位置するディレイラインユニット
１０ａのスルーホール端子２６および２８（図８参照）
にそれぞれ対応する位置にスルーホール端子４６および
４８を有する第１のダミー基板４０と、同じくセラミッ
ク基板２１および３１よりも厚いセラミック基板５１の
ディレイラインユニット１０ｃ側の主面のほぼ全面に接
地電極５４を有する第２のダミー基板５０とを、上記の
ように積み重ねられたディレイラインユニット１０ａ〜
１０ｃの上下両側に接地電極４３および５４を内側にし
て重ね、かつ相対向する接地電極同士および相対向する
スルーホール端子同士を、ろう接によってそれぞれ接合
している。
【００４７】このダミー基板４０および５０を構成する
セラミック基板４１および５１の材質は、熱膨張係数等
を一致させる観点から、各ディレイラインユニット１０
ａ〜１０ｃを構成するセラミック基板２１および３１の
材質と同じにするのが好ましい。
【００４８】この場合のろう接による接合の具体的な手
段は、先に図５および図６を参照して説明した手段と同
じであり、ここでは金−スズ合金を用いている。従っ
て、ダミー基板４０の接地電極４３には、ディレイライ
ンユニット１０ａの接地電極２４の表面に形成された金
の薄膜が対向するから、同接地電極４３の表面にはスズ
の薄膜を形成しておく。スルーホール端子４６および４
８の表面にもスズの薄膜を形成しておく。また、ダミー
基板５０の接地電極５４には、ディレイラインユニット
１０ｃの接地電極３４の表面に形成されたスズの薄膜が
対向するから、同接地電極５４の表面には金の薄膜を形
成しておく。そのようにしておけば、ディレイラインユ
ニット１０ａ〜１０ｃ、ダミー基板４０およびダミー基
板５０を一遍に接合することができる。
【００４９】このディレイライン素子６０によれば、各
ディレイラインユニット１０ａ〜１０ｃは前述したよう
にそれぞれ優れた特性を有しているので、そのような優
れた特性を有してしてしかも小型で遅延時間の長いディ
レイライン素子を実現することができる。
【００５０】しかも、積み重ねるディレイラインユニッ
トの数は上記例のような三つに限られるものではなく１
以上で任意であり、また遅延時間の異なるディレイライ
ンユニットを自由に組み合わせることができるので、遅
延時間の選択の幅も非常に広くなる。
【００５１】また、上記のようなダミー基板４０および
５０を設けておくことによって、次のような効果が得ら
れる。
【００５２】 このダミー基板４０、５０には外部接
続用の端子を自由な形状および数で取り付けることがで
きるので、端子の取り出しを自由化することができ、デ
ィレイライン素子の使いやすさが向上する。この外部接
続用の端子の例については、図９および図１３に例示し
ている。
【００５３】 ダミー基板４０、５０には各ディレイ
ラインユニット１０ａ〜１０ｃを構成するセラミック基
板よりも厚いセラミック基板を用いているので、ダミー
基板４０および５０が補強材になり、ディレイライン素
子全体の機械的強度が向上する。
【００５４】 同じくダミー基板４０および５０には
各ディレイラインユニット１０ａ〜１０ｃを構成するセ
ラミック基板よりも厚いセラミック基板を用いていて、
ダミー基板４０および５０の機械的強度が高くかつ撓み
にくいので、ディレイラインユニット１０ａ〜１０ｃお
よびダミー基板４０、５０を積み重ねて加圧・加熱する
際の加圧作業が行いやすくなる。
【００５５】 ディレイラインユニット１０ａ〜１０
ｃに多数のスルーホールを設けておいても、それらをダ
ミー基板４０および５０で塞いで外気と遮断することが
できるので、ディレイライン素子の耐候性が向上する。
【００５６】上記のようなディレイライン素子６０のダ
ミー基板４０側の裏面に、外部接続用の端子パターンを
形成し（図示省略）、そこに外部接続用の端子として複
数の半田バンプ６２を設けた例を図９に示す。これは図
１３（Ａ）のディレイライン素子と同じであるので、側
面図はそれを参照されたい。この複数ある半田バンプ６
２の内の二つは、図７および図８に示した入出力用のス
ルーホール端子４６および４８にそれぞれ接続されてお
り、残りは接地電極４４に接続されている。このような
半田バンプ６２の数および位置は、具体的には、当該デ
ィレイライン素子６０を搭載するプリント基板の配線パ
ターン等に応じて決めれば良い。
【００５７】なお、上記ダミー基板４０の裏面の半田バ
ンプ６２以外の部分は、ポリイミド等の耐熱性の高い樹
脂で覆っておくのが好ましく、そのようにすれば接地電
極４４の露出を防止してその酸化を防止することができ
る。
【００５８】次に、上記のようなディレイラインユニッ
ト１０およびディレイライン素子６０の製造方法につい
て説明すると、上記ディレイラインユニット１０あるい
はディレイライン素子６０は１個ずつ製造しても良いけ
れども、次のような製造方法によって複数個一度に製造
するのが好ましい。
【００５９】上記ディレイライン素子６０のような多層
構造のディレイライン素子の製造方法の好ましい例を図
１０を参照して説明する。
【００６０】まず、複数枚の第１のマザー基板２０ａ、
複数枚の第２のマザー基板３０ａおよび２枚のマザーダ
ミー基板４０ａ、５０ａを用意する。このマザー基板２
０ａおよび３０ａを何枚ずつ用意するかは、必要とする
遅延時間に応じて決めれば良い。
【００６１】各マザー基板２０ａは、前述した第１の基
板２０に対応するものであり、セラミック基板の一方の
主面に、前述したような信号線路２２およびその周辺部
の接合用電極を含む導体パターン７０を複数有してお
り、他方の主面のほぼ全面に接地電極（図示省略）を有
しており、かつ各信号線路の周辺部にスルーホール端子
（図示省略）をそれぞれ有している。
【００６２】各マザー基板３０ａは、前述した第２の基
板３０に対応するものであり、セラミック基板の一方の
主面であってマザー基板２０ａの各接合用電極に対応す
る位置に接合用電極（図示省略）をそれぞれ有してお
り、他方の主面のほぼ全面に接地電極（図示省略）を有
しており、更にマザー基板２０ａのスルーホール端子に
対応する位置にスルーホール端子（図示省略）を有して
いる。この各マザー基板３０ａを構成するセラミック基
板は、上記各マザー基板２０ａを構成するセラミック基
板と同じ厚さかつ同じ材質のものである。
【００６３】マザーダミー基板４０ａは、前述したダミ
ー基板４０に対応するものであり、上記マザー基板２０
ａおよび３０ａよりも厚いセラミック基板の両主面のほ
ぼ全面に接地電極（図示省略）を有しており、かつマザ
ー基板２０ａのスルーホール端子に対応する位置にスル
ーホール端子（図示省略）を有している。
【００６４】マザーダミー基板５０ａは、前述したダミ
ー基板５０に対応するものであり、上記マザー基板２０
ａおよび３０ａよりも厚いセラミック基板の一方の主面
のほぼ全面に接地電極（図示省略）を有している。
【００６５】しかも、各第１のマザー基板２０ａの両主
面の信号線路、接合用電極およびスルーホール端子等の
導体の表面には、図５および図６で説明したように、金
の薄膜を形成している。各第２のマザー基板３０ａの両
主面の導体の表面には、スズの薄膜を形成している。マ
ザーダミー基板４０ａの両主面の導体の表面にはスズの
薄膜を形成している。マザーダミー基板５０ａの導体
（接地電極）の表面には金の薄膜を形成している。
【００６６】そして、図１０に示すように、上記のよう
な各マザー基板２０ａおよび３０ａをその接合用電極同
士が向かい合うように交互に重ね合わせ、かつその両外
側にマザーダミー基板４０ａおよび５０ａをその接地電
極を内側にして重ね合わせた状態で、窒素雰囲気中のよ
うな非酸化雰囲気中で加圧および３００℃程度に加熱す
る。このようにして、向かい合う金の薄膜とスズの薄膜
による金−スズ合金を形成せしめ、先に図５および図６
で説明したようなろう接を行って、積層体を形成する。
【００６７】次いで、上記のようにして得られた積層体
の隙間に、マザー基板２０ａおよび３０ａを構成するセ
ラミック基板よりも低誘電率の樹脂を充填する。この樹
脂は、例えばエポキシ、ポリイミド等である。この樹脂
を充填する方法には、真空含浸法を利用するのが好まし
いが、大気中でゆっくりと樹脂中に積層体を沈めて行く
方法等を利用しても良い。
【００６８】次いで、上記樹脂が硬化した後、上記積層
体をその内部の信号線路２２を含む各導体パターン７０
ごとに切断して、即ち図１０の例の場合は図中のＸおよ
びＹ方向に切断して、複数のディレイライン素子を得
る。
【００６９】上記のような工程により、上記ディレイラ
イン素子６０のような多層構造のディレイライン素子
を、複数個一度に製造することができる。
【００７０】このような製造方法によれば、上記のよう
な優れた特性を有する複数個のディレイライン素子を一
度に製造することができるので、製造効率が高く生産性
が高い。また、互いに特性の揃った複数のディレイライ
ン素子を簡単に得ることができる。
【００７１】なお、上記ディレイラインユニット１０、
あるいはその上下にダミー基板を設けるディレイライン
素子についても、第１のマザー基板２０ａおよび第２の
マザー基板３０ａを１枚ずつ用いる点を除いては、上記
の多層構造のディレイライン素子と同様にして、複数個
を一度に製造することができる。
【００７２】次に、上記図１０で説明したような製造方
法によって、図７〜図９に示したような３層構造の（即
ち三つのディレイラインユニット１０ａ〜１０ｃを含
む）ディレイライン素子６０を試作した結果について説
明する。
【００７３】この場合、各マザー基板２０ａおよび３０
ａを構成するセラミック基板として、厚さが０．４ｍｍ
で縦横の寸法が８４×８０ｍｍのアルミナ基板を用い
た。また、マザーダミー基板４０ａおよび５０ａを構成
するセラミック基板として、厚さが０．６３ｍｍで上記
と同じ縦横寸法のアルミナ基板を用いた。
【００７４】また、各マザー基板２０ａ、３０ａ、マザ
ーダミー基板４０ａ、５０ａの表面の導体パターンの形
成方法として、上記セラミック基板の両主面の全面にニ
ッケル−クロム合金の薄膜を、更にその上に銅の薄膜を
共にスパッタリング法を用いて成膜した後に、所要のパ
ターンでエッチングを行う方法を用いた。更に、図５で
説明したように、接合用電極３３となる部分以外の銅薄
膜上には、電気抵抗を低減させる等の目的で、２０μｍ
厚の銅をメッキ法によって更に形成した。
【００７５】各信号線路のパターンは、図２および図３
に示した信号線路２２と同様のものであり、その線幅は
８０μｍ、線間距離は２００μｍとした。
【００７６】また、スルーホールはレーザを用いて孔あ
けをしたものであり、その直径は約０．１ｍｍであり、
その内部にも上記と同様に銅メッキを施した。
【００７７】そして、各マザー基板２０ａおよびマザー
ダミー基板５０ａの表面には更に金メッキを施した。各
マザー基板３０ａおよびマザーダミー基板４０ａの表面
には金メッキを施し、更にスズメッキを施した。
【００７８】そして、上記のような各マザー基板２０
ａ、３０ａおよびマザーダミー基板４０ａ、５０ａを前
述したように重ね合わせた後、窒素雰囲気中で３００℃
に加熱することによって接合した。
【００７９】更にこのようにして得られた積層体の隙間
に、真空含浸法によってポリイミドを充填し、これが硬
化した後、縦横寸法が１２．５×５ｍｍの複数個のディ
レイライン素子を切り出し、これに図９に示したような
半田バンプ６２を付けて、複数個の図９に示したような
ディレイライン素子６０を得た。
【００８０】このようにして得られた３層構造のディレ
イライン素子の遅延時間を測定した結果を図１１に示
す。これから分かるように、このディレイライン素子の
遅延時間は、２ＧＨｚまでは３．２±０．１ｎｓ以内に
収まっており、非常に高い周波数領域まで安定している
と言える。ちなみに、図１６で説明したような従来の有
機材料シートを用いて接着したディレイライン素子で
は、約５００ＭＨｚ以下でないと、遅延時間は±０．１
ｎｓの変動範囲内には収まらない。
【００８１】また、上記と同じディレイライン素子のイ
ンピーダンス特性を測定した結果を図１２のスミス図表
に示す。同図中の渦巻きのようなものが、周波数が０．
０４５〜３．０４５ＧＨｚにおけるインピーダンスの変
動を表している。これから分かるように、このディレイ
ライン素子の抵抗成分は上記周波数範囲内で５０±５Ω
の範囲内に収まっており、リアクタンス成分も０±１０
Ωの範囲内に収まっている。従って、インピーダンス
も、非常に高い周波数領域まで安定していると言える。
【００８２】従って、上記ディレイライン素子は、少な
くとも２ＧＨｚまでの高速信号には十分に対応すること
ができる。
【００８３】また、上記ディレイライン素子について、
高温高湿試験や温度サイクル試験等の、電子部品として
要求される種々の信頼性試験を行ったところ、全ての項
目で要求される特性を満足していた。
【００８４】なお、上述したような多層構造のディレイ
ライン素子の積層数は、図７〜図９に示したような３
層、あるいは図１０に示したような２層に限られるもの
ではなく、必要とする遅延時間等に応じて、１層以上で
任意の層数とすることができる。
【００８５】また、電子部品としての形態も、例えば図
１３に示すように、必要に応じて様々な形態にすること
ができる。図１３（Ａ）は、図９と同じく半田バンプ６
２を設けた半田バンプ型であり、図１３（Ｂ）は下側の
ダミー基板のみから端子６４を取り出したフラットパッ
ケージ型であり、図１３（Ｃ）は両側のダミー基板から
Ｌ型に折り曲げられた端子６４を取り出したスモールア
ウトラインパッケージ（ＳＯＰ）型であり、図１３
（Ｄ）は両側のダミー基板から端子６４を真っ直ぐに取
り出したデュアルインラインパッケージ（ＤＩＰ）型で
あり、図１３（Ｅ）は両側のダミー基板から端子６４を
一直線上に取り出したシングルインラインパッケージ
（ＳＩＰ）型である。
【００８６】
【発明の効果】この発明は、上記のとおり構成されてい
るので、次のような効果を奏する。
【００８７】請求項１のディレイライン素子において
は、第１および第２の基板に同じ厚さかつ同じ材質のセ
ラミック基板を用い、かつ寸法変動をもたらす接着用の
有機材料シート等を用いることなく、第１の基板と第２
の基板とを接合用電極同士のろう接によって接合するこ
とによって、信号線路が相手側のセラミック基板に接す
るようにしているので、信号線路と上下の接地電極との
間の距離が互いに等しく、しかもこの互いに等しいとい
うことが信号線路の全長において確保される。そのゆ
え、信号線路と上下の接地電極との間の幾何学的寸法精
度が高く、その結果、高い周波数領域まで電気的特性の
安定したディレイラインユニットを実現することができ
る。しかもこのディレイラインユニットは、トリプレー
ト型のストリップライン構造をしているので、高速信号
に対応することができ、しかも電磁誘導の影響を受けな
いのでノイズに対しても強い。
【００８８】請求項２のディレイライン素子において
は、両側にダミー基板を設けているので、外部接続用
の端子の取り出しを自由化することができ、ディレイラ
イン素子の使いやすさが向上する、ダミー基板が補強
材になり、ディレイライン素子全体の機械的強度が向上
する、ダミー基板が補強材になり、基板を積み重ねて
加圧・加熱する際の加圧作業が行いやすくなる、スル
ーホールをダミー基板で塞いで外気と遮断することがで
きるので、ディレイライン素子の耐候性が向上する、と
いう更なる効果が得られる。
【００８９】請求項３のディレイライン素子において
は、ディレイラインユニットを複数個積み重ね、かつ各
ユニットの信号線路を互いに直列に接続して積層構造に
しているので、請求項１のような優れた特性を有してい
てしかも小型で遅延時間の長いディレイライン素子を実
現することができる。また、遅延時間の異なるディレイ
ラインユニットを自由に組み合わせることができるの
で、遅延時間の選択の幅も非常に広くなる。
【００９０】請求項４のディレイライン素子において
も、両側のダミー基板を設けているので、請求項２のデ
ィレイライン素子について説明したような更なる効果が
得られる。
【００９１】請求項５のディレイライン素子において
は、金−スズ合金によるろう接を用いているので、スズ
−鉛合金による半田付けと違って、フラックスを用いる
必要がなく、従ってろう接の後処理等が簡単になるとい
う更なる効果が得られる。
【００９２】請求項６のディレイライン素子において
は、第１の基板のセラミック基板と第２の基板のセラミ
ック基板との間の隙間に、両セラミック基板よりも低誘
電率の樹脂を充填しているので、耐候性が向上すると共
に機械的強度も向上するという更なる効果が得られる。
【００９３】請求項７および請求項８の製造方法によれ
ば、マザー基板およびマザーダミー基板を用いていて、
複数個のディレイライン素子を一度に製造することがで
きるので、製造効率が高く生産性が高い。また、互いに
特性の揃った複数個のディレイライン素子を簡単に得る
ことができる。
【図面の簡単な説明】
【図１】この発明に係るディレイライン素子を構成する
ディレイラインユニットの一例を示す斜視図である。
【図２】図１のディレイラインユニットの分解斜視図で
ある。
【図３】図１のディレイラインユニットを構成する第１
の基板を示す図であり、上からそれぞれ表面図、側面図
および裏面図である。
【図４】図１のディレイラインユニットを構成する第２
の基板を示す図であり、上からそれぞれ表面図、側面図
および裏面図である。
【図５】第１の基板と第２の基板のろう接方法を説明す
るための拡大概略断面図であり、図２のＡ−Ａ方向の断
面に相当する。
【図６】第１の基板と第２の基板のろう接方法を説明す
るための拡大概略断面図であり、図１のＡ−Ａ方向の断
面に相当する。
【図７】この発明に係るディレイライン素子の一例を示
す分解斜視図である。
【図８】図７のディレイライン素子における信号の流れ
を模式的に示す概念図である。
【図９】図７のディレイライン素子に半田バンプを設け
た例を示す斜視図である。
【図１０】この発明に係るディレイライン素子の製造方
法の一例を説明するための図である。
【図１１】この発明に係るディレイライン素子の遅延時
間特性の一例を示す図である。
【図１２】図１１と同じディレイライン素子のインピー
ダンス特性の一例を示すスミス図表である。
【図１３】この発明に係るディレイライン素子の形態の
幾つかの例を示す図である。
【図１４】従来のマイクロストリップライン構造のディ
レイライン素子の一例を示す概略断面図である。
【図１５】従来のトリプレート型ストリップライン構造
のディレイライン素子の一例を示す概略断面図である。
【図１６】従来のトリプレート型でかつ積層構造のディ
レイライン素子の一例を示す分解斜視図である。
【符号の説明】
１０，１０ａ〜１０ｃ ディレイラインユニット ２０ 第１の基板 ２１ セラミック基板 ２２ 信号線路 ２３ 接合用電極 ２４ 接地電極 ２０ａ 第１のマザー基板 ３０ 第２の基板 ３１ セラミック基板 ３３ 接合用電極 ３４ 接地電極 ３０ａ 第２のマザー基板 ４０ 第１のダミー基板 ４１ セラミック基板 ４３，４４ 接地電極 ４０ａ マザーダミー基板 ５０ 第２のダミー基板 ５１ セラミック基板 ５４ 接地電極 ５０ａ マザーダミー基板 ６０ ディレイライン素子
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｈ 7/34 Ａ 9184−5Ｊ

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 セラミック基板の一方の主面の中央部に
    信号線路を有しかつ周辺部に接合用電極を有し、他方の
    主面のほぼ全面に接地電極を有し、かつこの接地電極と
    接合用電極とを互いに電気的に接合している第１の基板
    と、この第１の基板のセラミック基板と同じ厚さかつ同
    じ材質のセラミック基板の一方の主面であって第１の基
    板の接合用電極に対応する位置に接合用電極を有し、他
    方の主面のほぼ全面に接地電極を有し、かつこの接地電
    極と接合用電極とを互いに電気的に接続している第２の
    基板とを、両基板の接合用電極同士が向かい合うように
    重ね合わせ、そして第１の基板の信号線路が第２の基板
    のセラミック基板に接するように、第１および第２の基
    板の相対向する接合用電極同士をろう接によって接合し
    て成ることを特徴とするディレイライン素子。
  2. 【請求項２】 前記第１および第２の基板のセラミック
    基板よりも厚いセラミック基板の少なくとも一方の主面
    のほぼ全面に接地電極をそれぞれ有する２枚のダミー基
    板を、互いに重ね合わされた前記第１および第２の基板
    の両外側に接地電極を内側にして重ね合わせ、かつ相対
    向する接地電極同士をろう接によって接合している請求
    項１記載のディレイライン素子。
  3. 【請求項３】 セラミック基板の一方の主面の中央部に
    信号線路を有しかつ周辺部に接合用電極を有し、他方の
    主面のほぼ全面に接地電極を有し、かつこの接地電極と
    接合用電極とを互いに電気的に接合しており、更に同セ
    ラミック基板の周辺部にスルーホール端子を有する第１
    の基板と、この第１の基板のセラミック基板と同じ厚さ
    かつ同じ材質のセラミック基板の一方の主面であって第
    １の基板の接合用電極に対応する位置に接合用電極を有
    し、他方の主面のほぼ全面に接地電極を有し、かつこの
    接地電極と接合用電極とを互いに電気的に接続してお
    り、更に同セラミック基板の周辺部であって第１の基板
    のスルーホール端子に対応する位置にスルーホール端子
    を有する第２の基板とを、両基板の接合用電極同士が向
    かい合うように重ね合わせ、そして第１の基板の信号線
    路が第２の基板のセラミック基板に接するように、第１
    および第２の基板の相対向する接合用電極同士および相
    対向するスルーホール端子同士をろう接によってそれぞ
    れ接合してディレイラインユニットが形成されており、
    かつこのようなディレイラインユニットットを複数個積
    み重ねて相対向する接地電極同士および相対向するスル
    ーホール端子同士をろう接によってそれぞれ接合し、か
    つスルーホール端子を用いて各ディレイラインユニット
    の信号線路を互いに直列に接続して成ることを特徴とす
    るディレイライン素子。
  4. 【請求項４】 前記第１および第２の基板のセラミック
    基板よりも厚いセラミック基板の少なくとも一方の主面
    のほぼ全面に接地電極をそれぞれ有する２枚のダミー基
    板であってその少なくとも一方がスルーホール端子を有
    するものを、前記の複数個積み重ねられたディレイライ
    ンユニットの両外側に接地電極を内側にして重ね合わ
    せ、かつ相対向する接地電極同士および相対向するスル
    ーホール端子同士をろう接によってそれぞれ接合してい
    る請求項３記載のディレイライン素子。
  5. 【請求項５】 前記ろう接が、金−スズ合金によって行
    われている請求項１、２、３または４記載のディレイラ
    イン素子。
  6. 【請求項６】 互いに重ね合わされた前記第１の基板の
    セラミック基板と第２の基板のセラミック基板との間の
    隙間に、両セラミック基板よりも低誘電率の樹脂を充填
    している請求項１、２、３、４または５記載のディレイ
    ライン素子。
  7. 【請求項７】 セラミック基板の一方の主面に複数の信
    号線路を有しかつその各々の周辺部に接合用電極をそれ
    ぞれ有し、他方の主面のほぼ全面に接地電極を有し、か
    つこの接地電極と各接合用電極とをスルーホールを介し
    て互いに電気的に接合している第１のマザー基板と、こ
    の第１のマザー基板のセラミック基板と同じ厚さかつ同
    じ材質のセラミック基板の一方の主面であって第１のマ
    ザー基板の各接合用電極に対応する位置に接合用電極を
    それぞれ有し、他方の主面のほぼ全面に接地電極を有
    し、かつこの接地電極と接合用電極とをスルーホールを
    介して互いに電気的に接続している第２のマザー基板
    と、第１および第２のマザー基板のセラミック基板より
    も厚いセラミック基板の少なくとも一方の主面のほぼ全
    面に接地電極を有する２枚のマザーダミー基板とを用意
    し、しかも第１のマザー基板の両主面の導体の表面に金
    の薄膜を形成し、第２のマザー基板の両主面の導体の表
    面にスズの薄膜を形成し、２枚のマザーダミー基板の内
    の第１のマザー基板に対向する側のマザーダミー基板の
    導体の表面にスズの薄膜を形成し、かつ第２のマザー基
    板に対向する側のマザーダミー基板の導体の表面に金の
    薄膜をそれぞれ形成しておき、このような第１および第
    ２のマザー基板をその接合用電極同士が向かい合うよう
    に重ね合わせ、かつその両外側に２枚のマザーダミー基
    板をその接地電極を内側にして重ね合わせた状態で、非
    酸化雰囲気中で加圧および加熱することによって、向か
    い合う金の薄膜とスズの薄膜とによる金−スズ合金を形
    成せしめてろう接を行って積層体を形成し、次いでこの
    積層体の隙間に第１および第２のマザー基板のセラミッ
    ク基板よりも低誘電率の樹脂を充填し、そしてこの樹脂
    が硬化した後、上記積層体をその内部の各信号線路ごと
    に切断して複数のディレイライン素子を得ることを特徴
    とするディレイライン素子の製造方法。
  8. 【請求項８】 セラミック基板の一方の主面に複数の信
    号線路を有しかつその各々の周辺部に接合用電極をそれ
    ぞれ有し、他方の主面のほぼ全面に接地電極を有し、か
    つこの接地電極と各接合用電極とをスルーホールを介し
    て互いに電気的に接合しており、更に各信号線路の周辺
    部にスルーホール端子をそれぞれ有する複数の第１のマ
    ザー基板と、この第１のマザー基板のセラミック基板と
    同じ厚さかつ同じ材質のセラミック基板の一方の主面で
    あって第１のマザー基板の各接合用電極に対応する位置
    に接合用電極をそれぞれ有し、他方の主面のほぼ全面に
    接地電極を有し、かつこの接地電極と接合用電極とをス
    ルーホールを介して互いに電気的に接続しており、更に
    第１のマザー基板のスルーホール端子に対応する位置に
    スルーホール端子を有する複数の第２のマザー基板と、
    第１および第２のマザー基板のセラミック基板よりも厚
    いセラミック基板の少なくとも一方の主面のほぼ全面に
    接地電極を有する２枚のマザーダミー基板であってその
    少なくとも一方がスルーホール端子を有するものとを用
    意し、しかも各第１のマザー基板の両主面の導体の表面
    に金の薄膜を形成し、各第２のマザー基板の両主面の導
    体の表面にスズの薄膜をそれぞれ形成し、２枚のマザー
    ダミー基板の内の第１のマザー基板に対向する側のマザ
    ーダミー基板の導体の表面にスズの薄膜を形成し、かつ
    第２のマザー基板に対向する側のマザーダミー基板の導
    体の表面に金の薄膜をそれぞれ形成しておき、このよう
    な各第１および第２のマザー基板をその接合用電極同士
    が向かい合うように交互に重ね合わせ、かつその両外側
    に２枚のマザーダミー基板をその接地電極を内側にして
    重ね合わせた状態で、非酸化雰囲気中で加圧および加熱
    することによって、向かい合う金の薄膜とスズの薄膜と
    による金−スズ合金を形成せしめてろう接を行って積層
    体を形成し、次いでこの積層体の隙間に第１および第２
    のマザー基板のセラミック基板よりも低誘電率の樹脂を
    充填し、そしてこの樹脂が硬化した後、上記積層体をそ
    の内部の各信号線路ごとに切断して複数のディレイライ
    ン素子を得ることを特徴とするディレイライン素子の製
    造方法。
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