JPH06260768A - セラミックス多層回路基板 - Google Patents
セラミックス多層回路基板Info
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- JPH06260768A JPH06260768A JP5042450A JP4245093A JPH06260768A JP H06260768 A JPH06260768 A JP H06260768A JP 5042450 A JP5042450 A JP 5042450A JP 4245093 A JP4245093 A JP 4245093A JP H06260768 A JPH06260768 A JP H06260768A
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Abstract
(57)【要約】
【構成】 信号線層８２を構成する絶縁基板が低誘電率
ガラスセラミックス１３〜１７で構成され、アウターリ
ード接合部９０を構成する絶縁基板が高強度セラミック
スで１１〜１２構成されているセラミックス多層回路基
板。 【効果】 アウターリード接合部リード部の破損をなく
し、入出力用ピンが外れるのを防止することができると
ともに、優れた伝送特性を得ることができる。
ガラスセラミックス１３〜１７で構成され、アウターリ
ード接合部９０を構成する絶縁基板が高強度セラミック
スで１１〜１２構成されているセラミックス多層回路基
板。 【効果】 アウターリード接合部リード部の破損をなく
し、入出力用ピンが外れるのを防止することができると
ともに、優れた伝送特性を得ることができる。
Description
【０００１】
【産業上の利用分野】本発明はセラミックス多層回路基
板に関し、より詳細には例えばマイクロプロセッサー、
ＣＰＵ、通信機器といった高機能、高密度、高速のＭＣ
Ｍ（Multi Chip Module)等に用いられるＬＳＩパッケー
ジ及びセラミックス多層回路基板（以下、ＬＳＩパッケ
ージを含めてセラミックス多層回路基板と記す）に関す
る。
板に関し、より詳細には例えばマイクロプロセッサー、
ＣＰＵ、通信機器といった高機能、高密度、高速のＭＣ
Ｍ（Multi Chip Module)等に用いられるＬＳＩパッケー
ジ及びセラミックス多層回路基板（以下、ＬＳＩパッケ
ージを含めてセラミックス多層回路基板と記す）に関す
る。
【０００２】
【従来の技術】電子機器産業分野において用いられるセ
ラミックス多層回路基板には、信号処理の高速化、同時
処理化に対応するために、高周波領域における信号特性
に優れた材料が要求されてきている。
ラミックス多層回路基板には、信号処理の高速化、同時
処理化に対応するために、高周波領域における信号特性
に優れた材料が要求されてきている。
【０００３】図６は信号波形を模式的に示した曲線図で
あり、（ａ）は入力信号波形２４、（ｂ）は出力信号波
形２５を示している。図中Ｔpdは入力信号に対する出力
信号の遅れ（Propagation Delay Time: 伝播遅延時間）
を示し、また図中ｄは入力信号に対する出力信号の伝送
損失（波形減衰または信号ピークの低下）を示してお
り、信号特性が優れた材料としては伝播遅延時間Ｔpdが
短く、伝送損失ｄが小さいことが必要である。
あり、（ａ）は入力信号波形２４、（ｂ）は出力信号波
形２５を示している。図中Ｔpdは入力信号に対する出力
信号の遅れ（Propagation Delay Time: 伝播遅延時間）
を示し、また図中ｄは入力信号に対する出力信号の伝送
損失（波形減衰または信号ピークの低下）を示してお
り、信号特性が優れた材料としては伝播遅延時間Ｔpdが
短く、伝送損失ｄが小さいことが必要である。
【０００４】ところで、伝播遅延時間Ｔpdは下記の数１
に示した関係を有しており、したがってセラミックス多
層回路基板における絶縁基板材料、特にＬＳＩチップ間
の信号をやり取りするための配線部の基板材料として
は、誘電率εの低いことが望ましい。
に示した関係を有しており、したがってセラミックス多
層回路基板における絶縁基板材料、特にＬＳＩチップ間
の信号をやり取りするための配線部の基板材料として
は、誘電率εの低いことが望ましい。
【０００５】
【数１】
【０００６】図７は各種セラミックス材料における誘電
率εと伝播遅延時間Ｔpdとの関係を示したグラフであ
り、この図から明らかなように、伝播遅延時間Ｔpdの短
縮のためには絶縁基板材料として、例えばコージェライ
トやステアタイト等のような低誘電率ガラスセラミック
ス（以下、ガラスセラミックスと記す）を用いればよい
ことが分かる。
率εと伝播遅延時間Ｔpdとの関係を示したグラフであ
り、この図から明らかなように、伝播遅延時間Ｔpdの短
縮のためには絶縁基板材料として、例えばコージェライ
トやステアタイト等のような低誘電率ガラスセラミック
ス（以下、ガラスセラミックスと記す）を用いればよい
ことが分かる。
【０００７】一方、配線材料にはインピーダンス（電気
抵抗）が低いことが信号特性を高める上から求められて
おり、高周波領域における金属または合金の電圧損失を
示した図８のグラフから明らかなように、セラミックス
多層回路基板に用いる配線材料としてはＣｕ（銅）、Ａ
ｇ（銀）等が適していることが分かる。
抵抗）が低いことが信号特性を高める上から求められて
おり、高周波領域における金属または合金の電圧損失を
示した図８のグラフから明らかなように、セラミックス
多層回路基板に用いる配線材料としてはＣｕ（銅）、Ａ
ｇ（銀）等が適していることが分かる。
【０００８】したがって絶縁基板材料にガラスセラミッ
クスを使用し、また配線材料にＣｕあるいはＡｇを使用
すれば、信号処理の高速化、同時処理化に対応すること
が可能である。さらに絶縁基板材料と配線材料とを７０
０〜９００℃で同時に焼結して一体化することも可能で
あり、また抵抗体、コンデンサ等の機能素子をセラミッ
クス基板内部に形成することも可能である。このためこ
れらを積層・一体化して形成したセラミックス多層回路
基板が最近一部で用いられている。
クスを使用し、また配線材料にＣｕあるいはＡｇを使用
すれば、信号処理の高速化、同時処理化に対応すること
が可能である。さらに絶縁基板材料と配線材料とを７０
０〜９００℃で同時に焼結して一体化することも可能で
あり、また抵抗体、コンデンサ等の機能素子をセラミッ
クス基板内部に形成することも可能である。このためこ
れらを積層・一体化して形成したセラミックス多層回路
基板が最近一部で用いられている。
【０００９】しかしながらガラスセラミックスは強度が
低いという問題があり、現在のセラミックス多層回路基
板の絶縁基板材料としては、ＬＳＩパッケージに見られ
るように、絶縁性、熱伝導性、強度等に優れたアルミナ
が用いられ、配線材料としては高融点を有し、アルミナ
とともに１５００℃以上で焼成可能のＷ（タングステ
ン）やＭｏ（モリブデン）が主に使用されている。
低いという問題があり、現在のセラミックス多層回路基
板の絶縁基板材料としては、ＬＳＩパッケージに見られ
るように、絶縁性、熱伝導性、強度等に優れたアルミナ
が用いられ、配線材料としては高融点を有し、アルミナ
とともに１５００℃以上で焼成可能のＷ（タングステ
ン）やＭｏ（モリブデン）が主に使用されている。
【００１０】図９は従来のセラミックス多層回路基板で
あるＬＳＩパッケージを模式的に示した縦断面図であ
り、（ａ）は face-upＰＧＡ（Pin-Grid-Array) 型ＬＳ
Ｉパッケージ、（ｂ）は face-downＰＧＡ型ＬＳＩパッ
ケージを示しており、図中６１、６２、…は積層された
アルミナセラミックス層を示している。アルミナセラミ
ックス層６１、６２、…間の所定箇所にはＷを用いて形
成された内部配線６１ａ、６２ａ、…が介装され、アル
ミナセラミックス層６１、６２、…の所定箇所にはＷが
充填されたスルーホール７２ａが形成されており、アル
ミナセラミックス層６１、６２、…が積層・一体化され
ることによって内部配線６２ａ、６３ａ、…とスルーホ
ール７２ａとが電気的に接続されている。
あるＬＳＩパッケージを模式的に示した縦断面図であ
り、（ａ）は face-upＰＧＡ（Pin-Grid-Array) 型ＬＳ
Ｉパッケージ、（ｂ）は face-downＰＧＡ型ＬＳＩパッ
ケージを示しており、図中６１、６２、…は積層された
アルミナセラミックス層を示している。アルミナセラミ
ックス層６１、６２、…間の所定箇所にはＷを用いて形
成された内部配線６１ａ、６２ａ、…が介装され、アル
ミナセラミックス層６１、６２、…の所定箇所にはＷが
充填されたスルーホール７２ａが形成されており、アル
ミナセラミックス層６１、６２、…が積層・一体化され
ることによって内部配線６２ａ、６３ａ、…とスルーホ
ール７２ａとが電気的に接続されている。
【００１１】図９（ａ）におけるセラミック多層回路基
板６０上部の所定箇所には空間７１が形成されており、
空間７１内におけるアルミナセラミックス層６４上面の
所定箇所にはＬＳＩチップ７０が配設され、ＬＳＩチッ
プ７０上面に形成されたパッド電極７０ｃと内部配線６
５ａに接続されたパッド電極６５ｂとがワイヤーボンデ
ィング７３によって電気的に接続され、空間７１の上方
にはシーリングキャップ７４が配設されてアルミナセラ
ミックス層６６上面に封着されている。またアルミナセ
ラミックス層６１下面におけるスルーホール７２ａには
パッド７５が接続され、パッド７５下部には入出力用ピ
ン７６が電気・機械的に接合されることにより face-up
型セラミックス多層回路基板６０が構成されている（以
下、入出力用ピン７６が接合されるアルミナセラミック
ス層６１及びこの近傍のアルミナセラミックス層６２を
アウターリード接合部と記す）。そして、アルミナセラ
ミックス層６４〜６６が信号線層８２、アルミナセラミ
ックス層６３が接地層８３、アルミナセラミックス層６
１〜６２が電源供給層８４の機能をそれぞれ有してい
る。
板６０上部の所定箇所には空間７１が形成されており、
空間７１内におけるアルミナセラミックス層６４上面の
所定箇所にはＬＳＩチップ７０が配設され、ＬＳＩチッ
プ７０上面に形成されたパッド電極７０ｃと内部配線６
５ａに接続されたパッド電極６５ｂとがワイヤーボンデ
ィング７３によって電気的に接続され、空間７１の上方
にはシーリングキャップ７４が配設されてアルミナセラ
ミックス層６６上面に封着されている。またアルミナセ
ラミックス層６１下面におけるスルーホール７２ａには
パッド７５が接続され、パッド７５下部には入出力用ピ
ン７６が電気・機械的に接合されることにより face-up
型セラミックス多層回路基板６０が構成されている（以
下、入出力用ピン７６が接合されるアルミナセラミック
ス層６１及びこの近傍のアルミナセラミックス層６２を
アウターリード接合部と記す）。そして、アルミナセラ
ミックス層６４〜６６が信号線層８２、アルミナセラミ
ックス層６３が接地層８３、アルミナセラミックス層６
１〜６２が電源供給層８４の機能をそれぞれ有してい
る。
【００１２】図９（ｂ）におけるセラミック多層回路基
板６０ａ下部の所定箇所には空間７１が形成されてお
り、空間７１内におけるアルミナセラミックス層６４下
面の所定箇所にはＬＳＩチップ７０が配設され、ＬＳＩ
チップ７０下面に形成されたパッド電極７０ｃと内部配
線６５ａに接続されたパッド電極６５ｂとがワイヤーボ
ンディング７３によって電気的に接続され、空間７１の
下方にはシーリングキャップ７４が配設されてアルミナ
セラミックス層６７下面に封着されている。またアウタ
ーリード接合部を構成するアルミナセラミックス層６７
下面のスルーホール７２ａにはパッド７５が接続され、
パッド７５下部には入出力用ピン７６が電気・機械的に
接合されることにより face-down型セラミックス多層回
路基板６０ａが構成されている。そして、アルミナセラ
ミックス層６４〜６７が信号線層８２、アルミナセラミ
ックス層６３が接地層８３、アルミナセラミックス層６
１〜６２が電源供給層８４の機能をそれぞれ有してい
る。
板６０ａ下部の所定箇所には空間７１が形成されてお
り、空間７１内におけるアルミナセラミックス層６４下
面の所定箇所にはＬＳＩチップ７０が配設され、ＬＳＩ
チップ７０下面に形成されたパッド電極７０ｃと内部配
線６５ａに接続されたパッド電極６５ｂとがワイヤーボ
ンディング７３によって電気的に接続され、空間７１の
下方にはシーリングキャップ７４が配設されてアルミナ
セラミックス層６７下面に封着されている。またアウタ
ーリード接合部を構成するアルミナセラミックス層６７
下面のスルーホール７２ａにはパッド７５が接続され、
パッド７５下部には入出力用ピン７６が電気・機械的に
接合されることにより face-down型セラミックス多層回
路基板６０ａが構成されている。そして、アルミナセラ
ミックス層６４〜６７が信号線層８２、アルミナセラミ
ックス層６３が接地層８３、アルミナセラミックス層６
１〜６２が電源供給層８４の機能をそれぞれ有してい
る。
【００１３】なお、図示していないが、信号線層８２に
おける内部配線の一部に代えて抵抗体を介装させたり、
コンデンサ等の機能素子をアルミナセラミックス層６４
〜６５間に介装させることも行われている。
おける内部配線の一部に代えて抵抗体を介装させたり、
コンデンサ等の機能素子をアルミナセラミックス層６４
〜６５間に介装させることも行われている。
【００１４】図１０はアウターリード接合部９０を構成
するアルミナセラミックス層の表面に入出力用ピン７６
を接合させる工程を示した模式的断面図である。（ａ）
は入出力用ピン７６が接合される前の状態を示してお
り、スルーホール７２ａ上部近傍にはパッド７５が形成
されている。まずパッド７５上面にＮｉ（ニッケル）メ
ッキ７７を施し（ｂ）、次にＮｉメッキ７７上の所定箇
所に 42%Ni-58%Fe合金製の入出力用ピン７６を立設し、
入出力用ピン７６下部の周辺及びＮｉメッキ７７上面近
傍に略８００〜９００℃でロー付け７８を施して入出力
用ピン７６を接合させ（ｃ）、冷却後、ロー付け７８部
の表面及び入出力用ピン７６の露出面にＡｕメッキ７９
を施し、アウターリード接合部９０表面に入出力用ピン
７６を電気的に接続するとともに機械的に固定している
（ｄ）。
するアルミナセラミックス層の表面に入出力用ピン７６
を接合させる工程を示した模式的断面図である。（ａ）
は入出力用ピン７６が接合される前の状態を示してお
り、スルーホール７２ａ上部近傍にはパッド７５が形成
されている。まずパッド７５上面にＮｉ（ニッケル）メ
ッキ７７を施し（ｂ）、次にＮｉメッキ７７上の所定箇
所に 42%Ni-58%Fe合金製の入出力用ピン７６を立設し、
入出力用ピン７６下部の周辺及びＮｉメッキ７７上面近
傍に略８００〜９００℃でロー付け７８を施して入出力
用ピン７６を接合させ（ｃ）、冷却後、ロー付け７８部
の表面及び入出力用ピン７６の露出面にＡｕメッキ７９
を施し、アウターリード接合部９０表面に入出力用ピン
７６を電気的に接続するとともに機械的に固定している
（ｄ）。
【００１５】図１１はＰＧＡ（Pin-Grid-Array）型で、
かつ face-up型のセラミックス多層回路基板６０をマザ
ーボード８１に実装する状態を示した斜視図である。セ
ラミックス多層回路基板６０をマザーボード８１上に実
装する場合、セラミックス多層回路基板６０下部に接合
された複数個の入出力用ピン７６をマザーボード８１に
形成されたピン孔８５に挿入することによって行ってい
る。
かつ face-up型のセラミックス多層回路基板６０をマザ
ーボード８１に実装する状態を示した斜視図である。セ
ラミックス多層回路基板６０をマザーボード８１上に実
装する場合、セラミックス多層回路基板６０下部に接合
された複数個の入出力用ピン７６をマザーボード８１に
形成されたピン孔８５に挿入することによって行ってい
る。
【００１６】
【発明が解決しようとする課題】セラミックス多層回路
基板６０の入出力用ピン７６をマザ−ボ−ド８１のピン
孔８５に装着する場合、セラミックス多層回路基板６０
のアウターリード接合部９０を構成するセラミックス層
６１におけるそれぞれの入出力用ピン７６接合部近傍に
は、入出力用ピン７６を介して大きい負荷が掛かる。そ
のため、セラミックス多層回路基板６０を構成する材料
としてガラスセラミックスを用いた場合、アウターリー
ド接合部９０が入出力用ピン７６接合部近傍において破
損し、場合によっては入出力用ピン７６がそれぞれのア
ウターリード接合部９０から外れるおそれがあり、強度
的問題からセラミックス多層回路基板６０を構成する材
料として誘電率の低いガラスセラミックスを使用するこ
とは困難であるという課題があった。
基板６０の入出力用ピン７６をマザ−ボ−ド８１のピン
孔８５に装着する場合、セラミックス多層回路基板６０
のアウターリード接合部９０を構成するセラミックス層
６１におけるそれぞれの入出力用ピン７６接合部近傍に
は、入出力用ピン７６を介して大きい負荷が掛かる。そ
のため、セラミックス多層回路基板６０を構成する材料
としてガラスセラミックスを用いた場合、アウターリー
ド接合部９０が入出力用ピン７６接合部近傍において破
損し、場合によっては入出力用ピン７６がそれぞれのア
ウターリード接合部９０から外れるおそれがあり、強度
的問題からセラミックス多層回路基板６０を構成する材
料として誘電率の低いガラスセラミックスを使用するこ
とは困難であるという課題があった。
【００１７】一方、絶縁基板材料としてアルミナを用
い、配線材料としてＷやＭｏを用いて形成したセラミッ
クス多層回路基板の場合、アルミナの強度が高くなり、
アウターリード接合部９０が破損するおそれは少ない
が、誘電率εやインピーダンスが高いため、ＬＳＩチッ
プ間での信号伝送の遅延、高周波化時における電圧損失
が大きく信号処理の高速化、高周波化に対応することが
難しいという課題があった。
い、配線材料としてＷやＭｏを用いて形成したセラミッ
クス多層回路基板の場合、アルミナの強度が高くなり、
アウターリード接合部９０が破損するおそれは少ない
が、誘電率εやインピーダンスが高いため、ＬＳＩチッ
プ間での信号伝送の遅延、高周波化時における電圧損失
が大きく信号処理の高速化、高周波化に対応することが
難しいという課題があった。
【００１８】本発明はこのような課題に鑑みなされたも
のであり、高速信号処理に対応することができるととも
に、アウターリード接合部の破損を阻止して入出力用ピ
ンがアウターリード接合部から外れるのを防止すること
ができるセラミックス多層回路基板を提供することを目
的としている。
のであり、高速信号処理に対応することができるととも
に、アウターリード接合部の破損を阻止して入出力用ピ
ンがアウターリード接合部から外れるのを防止すること
ができるセラミックス多層回路基板を提供することを目
的としている。
【００１９】
【課題を解決するための手段】上記目的を達成するため
に本発明に係るセラミックス多層回路基板は、ＬＳＩが
２個以上搭載され、信号線層を構成する絶縁基板が低誘
電率ガラスセラミックスで形成され、アウターリード接
合部を構成する絶縁基板が高強度セラミックスで形成さ
れていることを特徴としている（１）。
に本発明に係るセラミックス多層回路基板は、ＬＳＩが
２個以上搭載され、信号線層を構成する絶縁基板が低誘
電率ガラスセラミックスで形成され、アウターリード接
合部を構成する絶縁基板が高強度セラミックスで形成さ
れていることを特徴としている（１）。
【００２０】また上記（１）記載のセラミックス多層回
路基板において、低誘電率ガラスセラミックス層と高強
度セラミックス層との間に、前記低誘電率ガラスセラミ
ックス材料と前記高強度セラミックス材料とが混合され
て形成された中間層が介装されていることを特徴として
いる（２）。
路基板において、低誘電率ガラスセラミックス層と高強
度セラミックス層との間に、前記低誘電率ガラスセラミ
ックス材料と前記高強度セラミックス材料とが混合され
て形成された中間層が介装されていることを特徴として
いる（２）。
【００２１】また上記（１）または（２）記載のセラミ
ックス多層回路基板において、セラミックス層中に抵抗
及びコンデンサが介装されていることを特徴としている
（３）。
ックス多層回路基板において、セラミックス層中に抵抗
及びコンデンサが介装されていることを特徴としている
（３）。
【００２２】
【作用】アウターリード接合部を構成する絶縁基板に高
誘電率の例えばアルミナセラミックスを用いた場合、該
アルミナセラミックスの抗折強度は約３０〜４０Kgf/mm
2 であり、入出力用ピンに負荷が掛かっても前記アウタ
ーリード接合部に破損は生じ難く、むしろ入出力用ピン
自体が切断していわゆるピン切れ現象が生じるほど、ア
ウターリード接合部は強固である。一方、前記アウター
リード接合部にガラスセラミックスを用いた場合、該ガ
ラスセラミックスの抗折強度は１５〜２０Kgf/mm2 程度
であり、入出力用ピンに負荷が掛かった際において前記
アウターリード接合部が破損し易く、その結果、前記入
出力用ピンが該アウターリード接合部から外れ易い。
誘電率の例えばアルミナセラミックスを用いた場合、該
アルミナセラミックスの抗折強度は約３０〜４０Kgf/mm
2 であり、入出力用ピンに負荷が掛かっても前記アウタ
ーリード接合部に破損は生じ難く、むしろ入出力用ピン
自体が切断していわゆるピン切れ現象が生じるほど、ア
ウターリード接合部は強固である。一方、前記アウター
リード接合部にガラスセラミックスを用いた場合、該ガ
ラスセラミックスの抗折強度は１５〜２０Kgf/mm2 程度
であり、入出力用ピンに負荷が掛かった際において前記
アウターリード接合部が破損し易く、その結果、前記入
出力用ピンが該アウターリード接合部から外れ易い。
【００２３】また、アルミナセラミックスとロー付け材
との場合に比べてガラスセラミックスとロー付け材との
場合は熱膨張率の差が大きく、上記したロー付け工程後
の冷却時においてガラスセラミックス中に残留応力が生
じ易く、この残留応力が前記アウターリード接合部の破
損をより一層助長すると考えられる。
との場合に比べてガラスセラミックスとロー付け材との
場合は熱膨張率の差が大きく、上記したロー付け工程後
の冷却時においてガラスセラミックス中に残留応力が生
じ易く、この残留応力が前記アウターリード接合部の破
損をより一層助長すると考えられる。
【００２４】また本発明者が調査した結果、セラミック
多層回路基板において低誘電率絶縁層が必要とされるの
は主としてＬＳＩチップ間での信号のやり取りが行われ
る信号線層であり、これ以外の絶縁層は高誘電率のアル
ミナセラミックスを用いてもセラミックス多層回路基板
内の信号処理の高速化に悪影響を与えないことが分かっ
た。
多層回路基板において低誘電率絶縁層が必要とされるの
は主としてＬＳＩチップ間での信号のやり取りが行われ
る信号線層であり、これ以外の絶縁層は高誘電率のアル
ミナセラミックスを用いてもセラミックス多層回路基板
内の信号処理の高速化に悪影響を与えないことが分かっ
た。
【００２５】したがって、セラミックス多層回路基板に
おいて少なくとも信号線層を構成する絶縁基板をガラス
セラミックスで形成し、またアウターリード接合部を構
成する絶縁基板を強度が高く、ロー付け材との熱膨張率
の差が少ない例えばアルミナセラミックスで形成するこ
とにより、高速信号処理に対応することが可能になると
ともに、マザーボードに装着する際にも前記アウターリ
ード接合部に破損が生じず、前記入出力用ピンが外れる
のを防止し得ると考えられた。
おいて少なくとも信号線層を構成する絶縁基板をガラス
セラミックスで形成し、またアウターリード接合部を構
成する絶縁基板を強度が高く、ロー付け材との熱膨張率
の差が少ない例えばアルミナセラミックスで形成するこ
とにより、高速信号処理に対応することが可能になると
ともに、マザーボードに装着する際にも前記アウターリ
ード接合部に破損が生じず、前記入出力用ピンが外れる
のを防止し得ると考えられた。
【００２６】また、ガラスセラミックスと例えばアルミ
ナのような高強度セラミックスとを積層して焼成・一体
化させる場合、前記ガラスセラミックスと前記高強度セ
ラミックスとの熱膨張率の差が大きいため、これらの積
層界面近傍に応力が生じ易く、前記ガラスセラミックス
及び前記高強度セラミックスの強度が低下してクラック
が発生し易くなるおそれがある。本発明者が調査した結
果、積層された前記ガラスセラミックス層と前記高強度
セラミックス層との間に、前記ガラスセラミックス材料
と前記高強度セラミックス材料とが所定量ずつ混合され
た中間組成を有するセラミックス材料からなる中間層を
介装して焼成・一体化させると、前記応力が軽減される
ことが分かった。
ナのような高強度セラミックスとを積層して焼成・一体
化させる場合、前記ガラスセラミックスと前記高強度セ
ラミックスとの熱膨張率の差が大きいため、これらの積
層界面近傍に応力が生じ易く、前記ガラスセラミックス
及び前記高強度セラミックスの強度が低下してクラック
が発生し易くなるおそれがある。本発明者が調査した結
果、積層された前記ガラスセラミックス層と前記高強度
セラミックス層との間に、前記ガラスセラミックス材料
と前記高強度セラミックス材料とが所定量ずつ混合され
た中間組成を有するセラミックス材料からなる中間層を
介装して焼成・一体化させると、前記応力が軽減される
ことが分かった。
【００２７】また、ＬＳＩチップ間に抵抗及び電源、接
地線間にコンデンサを介装した場合、抵抗によっては高
周波領域の出力信号波形の立ち上がり端に発生するリン
ギング（Ringing:入力の歪みによって生じる振動性過渡
現象）が抑制され、コンデンサによってはスイッチング
ノイズが軽減されるため、より一層信号処理の高速化に
対応し得る。
地線間にコンデンサを介装した場合、抵抗によっては高
周波領域の出力信号波形の立ち上がり端に発生するリン
ギング（Ringing:入力の歪みによって生じる振動性過渡
現象）が抑制され、コンデンサによってはスイッチング
ノイズが軽減されるため、より一層信号処理の高速化に
対応し得る。
【００２８】上記（１）記載のセラミック多層回路基板
によれば、信号線層を構成する絶縁基板がガラスセラミ
ックスで形成され、アウターリード接合部を構成する絶
縁基板が高強度セラミックスで形成されているので、信
号処理の高速化に対応し得るとともに、マザーボードに
装着する際にも前記アウターリード接合部に破損が生じ
ず、入出力用ピンが前記アウターリード接合部から外れ
るのを防止し得ることとなる。
によれば、信号線層を構成する絶縁基板がガラスセラミ
ックスで形成され、アウターリード接合部を構成する絶
縁基板が高強度セラミックスで形成されているので、信
号処理の高速化に対応し得るとともに、マザーボードに
装着する際にも前記アウターリード接合部に破損が生じ
ず、入出力用ピンが前記アウターリード接合部から外れ
るのを防止し得ることとなる。
【００２９】また上記（１）記載のセラミックス多層回
路基板において、ガラスセラミックス層と高強度セラミ
ックス層との間に、前記ガラスセラミックス材料と前記
高強度セラミックス材料とが混合されて形成された中間
層が介装されている場合には、上記（１）のものと同様
の作用が得られるとともに、さらに前記ガラスセラミッ
クス及び前記高強度セラミックスの強度低下が阻止さ
れ、クラック発生のおそれが減少することとなる。
路基板において、ガラスセラミックス層と高強度セラミ
ックス層との間に、前記ガラスセラミックス材料と前記
高強度セラミックス材料とが混合されて形成された中間
層が介装されている場合には、上記（１）のものと同様
の作用が得られるとともに、さらに前記ガラスセラミッ
クス及び前記高強度セラミックスの強度低下が阻止さ
れ、クラック発生のおそれが減少することとなる。
【００３０】また上記（１）または（２）記載のセラミ
ックス多層回路基板において、セラミックス層中に抵抗
及びコンデンサが介装されている場合には、リンギング
やノイズが減少し、より一層信号処理の高速化を促進し
得ることとなる。
ックス多層回路基板において、セラミックス層中に抵抗
及びコンデンサが介装されている場合には、リンギング
やノイズが減少し、より一層信号処理の高速化を促進し
得ることとなる。
【００３１】
【実施例及び比較例】以下、本発明に係るセラミックス
多層回路基板の実施例を図面に基づいて説明する。な
お、従来例と同一機能を有する構成部品には同一の符号
を付すこととする。図１は本発明に係るセラミックス多
層回路基板（ face-up型）の実施例１を模式的に示した
図であり、（ａ）は平面図、（ｂ）は（ａ）におけるＸ
−Ｘ′線断面図である。図中１３〜１７は積層されたホ
ウケイ酸ガラス系のガラスセラミックス層を示してお
り、ガラスセラミックス層１７上面の所定箇所にはＡｕ
を用いて形成された電極１７ａが形成され、ガラスセラ
ミックス層１３〜１７間の所定箇所にはＣｕを用いて形
成された内部配線１３ａ〜１６ａが介装され、ガラスセ
ラミックス層１３〜１７の所定箇所にはＣｕが充填され
たスルーホール７２ａが形成されている。またガラスセ
ラミックス層１３下面にはアウターリード接合部９０を
構成するアルミナ系の高強度セラミックス層１１、１２
が積層されており、高強度セラミックス層１１、１２上
の所定箇所にはＷを用いた内部配線１１ａ、１２ａが形
成され、高強度セラミックス層１１、１２の所定箇所に
はＷが充填されたスルーホール７２ｂが形成されてい
る。そして高強度セラミックス層１１、１２とガラスセ
ラミックス層１３〜１７とが積層・一体化され、内部配
線１１ａ〜１６ａとスルーホール７２ａ、７２ｂとが電
気的に接続されることにより、長さＬ1 が略１００mm、
幅Ｗ1 が略５０mm、高さＨ1 が略１．７５mmのセラミッ
クス多層回路基板１０が形成されている。セラミック多
層回路基板１０上部の所定箇所には２つの空間７１ａ、
７１ｂが形成されており、空間７１ａ、７１ｂ内におけ
るガラスセラミックス層１４上面の所定箇所には寸法Ｌ
0 が６mmのＩＣチップ７０ａ、７０ｂが配設され、ＩＣ
チップ７０ａ、７０ｂ上面に形成されたパッド電極７０
ｃと内部配線１５ａに接続されたパッド電極１５ｂ、１
５ｃとがワイヤーボンディング７３によって電気的に接
続されている。アウターリード接合部９０を構成する高
強度セラミックス層１１に形成されたスルーホール７２
ｂにはパッド７５が接続され、パッド７５下部には略４
００個の入出力用ピン７６が電気・機械的に接合されて
いる。そして、ガラスセラミックス層１４〜１７が信号
線層８２、高強度セラミックス層１３が接地層８３、高
強度セラミックス層１１〜１２が電源供給層８４の機能
をそれぞれ有している。
多層回路基板の実施例を図面に基づいて説明する。な
お、従来例と同一機能を有する構成部品には同一の符号
を付すこととする。図１は本発明に係るセラミックス多
層回路基板（ face-up型）の実施例１を模式的に示した
図であり、（ａ）は平面図、（ｂ）は（ａ）におけるＸ
−Ｘ′線断面図である。図中１３〜１７は積層されたホ
ウケイ酸ガラス系のガラスセラミックス層を示してお
り、ガラスセラミックス層１７上面の所定箇所にはＡｕ
を用いて形成された電極１７ａが形成され、ガラスセラ
ミックス層１３〜１７間の所定箇所にはＣｕを用いて形
成された内部配線１３ａ〜１６ａが介装され、ガラスセ
ラミックス層１３〜１７の所定箇所にはＣｕが充填され
たスルーホール７２ａが形成されている。またガラスセ
ラミックス層１３下面にはアウターリード接合部９０を
構成するアルミナ系の高強度セラミックス層１１、１２
が積層されており、高強度セラミックス層１１、１２上
の所定箇所にはＷを用いた内部配線１１ａ、１２ａが形
成され、高強度セラミックス層１１、１２の所定箇所に
はＷが充填されたスルーホール７２ｂが形成されてい
る。そして高強度セラミックス層１１、１２とガラスセ
ラミックス層１３〜１７とが積層・一体化され、内部配
線１１ａ〜１６ａとスルーホール７２ａ、７２ｂとが電
気的に接続されることにより、長さＬ1 が略１００mm、
幅Ｗ1 が略５０mm、高さＨ1 が略１．７５mmのセラミッ
クス多層回路基板１０が形成されている。セラミック多
層回路基板１０上部の所定箇所には２つの空間７１ａ、
７１ｂが形成されており、空間７１ａ、７１ｂ内におけ
るガラスセラミックス層１４上面の所定箇所には寸法Ｌ
0 が６mmのＩＣチップ７０ａ、７０ｂが配設され、ＩＣ
チップ７０ａ、７０ｂ上面に形成されたパッド電極７０
ｃと内部配線１５ａに接続されたパッド電極１５ｂ、１
５ｃとがワイヤーボンディング７３によって電気的に接
続されている。アウターリード接合部９０を構成する高
強度セラミックス層１１に形成されたスルーホール７２
ｂにはパッド７５が接続され、パッド７５下部には略４
００個の入出力用ピン７６が電気・機械的に接合されて
いる。そして、ガラスセラミックス層１４〜１７が信号
線層８２、高強度セラミックス層１３が接地層８３、高
強度セラミックス層１１〜１２が電源供給層８４の機能
をそれぞれ有している。
【００３２】実施例１に係るセラミックス多層回路基板
１０の製造は、下記の表１に示したセラミックステープ
と配線材料ペーストとを使用し、下記の表２に示した内
容で積層し、図２に示した製造工程にしたがって行なっ
た。まず所定箇所にスルーホールが形成された所定材質
・形状・寸法のセラミックステープ（厚さ略５０〜１５
０μm)上に所定材質の配線材料用ペーストを所定形状に
印刷する。次にＷペーストが印刷された第１、第２層の
アルミナ系セラミックステープを下から順番に積層し、
所定温度（高温）で焼成して高強度セラミックス層１
１、１２を形成する。またＣｕペーストが印刷された第
３〜７層のホウケイ酸系ガラスセラミックステープを下
から順番に積層し、ガラスセラミックス層１３〜１７を
形成する。なお、外部に出ているパッド電極１５ｃは酸
化等の反応に対する安定性を確実にするため、Ａｕペー
ストを用いる。次に高強度セラミックス層１１、１２の
上部にガラスセラミックス層１３〜１７を積層し、所定
温度（低温）で焼成してセラミックス多層回路基板１０
を形成する。さらにセラミックス多層回路基板１０にお
けるアウターリード接合部９０を構成する高強度セラミ
ックス層１１下面の所定箇所に、図１０に示した方法に
より入出力用ピン７６を接合させる。
１０の製造は、下記の表１に示したセラミックステープ
と配線材料ペーストとを使用し、下記の表２に示した内
容で積層し、図２に示した製造工程にしたがって行なっ
た。まず所定箇所にスルーホールが形成された所定材質
・形状・寸法のセラミックステープ（厚さ略５０〜１５
０μm)上に所定材質の配線材料用ペーストを所定形状に
印刷する。次にＷペーストが印刷された第１、第２層の
アルミナ系セラミックステープを下から順番に積層し、
所定温度（高温）で焼成して高強度セラミックス層１
１、１２を形成する。またＣｕペーストが印刷された第
３〜７層のホウケイ酸系ガラスセラミックステープを下
から順番に積層し、ガラスセラミックス層１３〜１７を
形成する。なお、外部に出ているパッド電極１５ｃは酸
化等の反応に対する安定性を確実にするため、Ａｕペー
ストを用いる。次に高強度セラミックス層１１、１２の
上部にガラスセラミックス層１３〜１７を積層し、所定
温度（低温）で焼成してセラミックス多層回路基板１０
を形成する。さらにセラミックス多層回路基板１０にお
けるアウターリード接合部９０を構成する高強度セラミ
ックス層１１下面の所定箇所に、図１０に示した方法に
より入出力用ピン７６を接合させる。
【００３３】
【表１】
【００３４】
【表２】
【００３５】以下に、実施例１に係るセラミックス多層
回路基板１０を使用し、マザーボード８１（図１１）上
面に形成されたピン孔８５に入出力用ピン７６を所定回
数ほど着脱し、アウターリード接合部９０の破損状態及
び入出力用ピン７６の外れ割合から入出力用ピン強度の
評価を行なった結果、及び伝送特性評価を行なった結果
について説明する。なお比較例として、表２及び図２に
示したようにＣｕペーストが印刷されたホウケイ酸系ガ
ラスセラミックステープを積層し、低温で焼成して形成
したセラミックス多層回路基板（比較例１）と、Ｗペー
ストが印刷されたアルミナ系セラミックステープを積層
し、高温で焼成して形成したセラミックス多層回路基板
（比較例２）とについて、実施例１と同様の評価を行な
った。
回路基板１０を使用し、マザーボード８１（図１１）上
面に形成されたピン孔８５に入出力用ピン７６を所定回
数ほど着脱し、アウターリード接合部９０の破損状態及
び入出力用ピン７６の外れ割合から入出力用ピン強度の
評価を行なった結果、及び伝送特性評価を行なった結果
について説明する。なお比較例として、表２及び図２に
示したようにＣｕペーストが印刷されたホウケイ酸系ガ
ラスセラミックステープを積層し、低温で焼成して形成
したセラミックス多層回路基板（比較例１）と、Ｗペー
ストが印刷されたアルミナ系セラミックステープを積層
し、高温で焼成して形成したセラミックス多層回路基板
（比較例２）とについて、実施例１と同様の評価を行な
った。
【００３６】まず入出力用ピン強度を評価した結果を下
記の表３に示す。比較例１においてアウターリード接合
部９０が破損して入出力用ピン７６が外れた割合は２０
個中２０であったが、実施例１及び比較例２におけるア
ウターリード接合部９０の破損及び入出力用ピン７６の
外れは２０個中０であった。
記の表３に示す。比較例１においてアウターリード接合
部９０が破損して入出力用ピン７６が外れた割合は２０
個中２０であったが、実施例１及び比較例２におけるア
ウターリード接合部９０の破損及び入出力用ピン７６の
外れは２０個中０であった。
【００３７】
【表３】
【００３８】図３はセラミックス多層回路基板の伝送特
性を測定する装置を接続した状態を示す断面図であり、
図中２１はパルスジェネレータを示している。パルスジ
ェネレータ２１の端子２１ａには、接続点２３を介して
信号線としての内部配線１５ａに接続されたパッド電極
１５ｂが接続され、また接続点２３を介してオシロスコ
ープ２２の入力波形端子２２ａが接続されている。また
オシロスコープ２２の出力波形端子２２ｂには信号線と
しての内部配線１５ａに接続されたパッド電極１５ｃが
接続されている。さらに接地層８３、電源供給層８４か
らノイズを発生させないため、セラミックス多層回路基
板１０下部に形成された信号線用ピン７６ａ以外の入出
力用ピン７６はアースされている。
性を測定する装置を接続した状態を示す断面図であり、
図中２１はパルスジェネレータを示している。パルスジ
ェネレータ２１の端子２１ａには、接続点２３を介して
信号線としての内部配線１５ａに接続されたパッド電極
１５ｂが接続され、また接続点２３を介してオシロスコ
ープ２２の入力波形端子２２ａが接続されている。また
オシロスコープ２２の出力波形端子２２ｂには信号線と
しての内部配線１５ａに接続されたパッド電極１５ｃが
接続されている。さらに接地層８３、電源供給層８４か
らノイズを発生させないため、セラミックス多層回路基
板１０下部に形成された信号線用ピン７６ａ以外の入出
力用ピン７６はアースされている。
【００３９】このように構成された装置を用いてセラミ
ックス多層回路基板１０の伝送特性を測定する場合、パ
ルスジェネレータ２１で発生させた入力信号波形２４
（図６）を有する高周波信号をパッド電極１５ｂに入力
し、このときパッド電極１５ｃから出力される出力信号
波形２５（図６）をオシロスコープ２２に写し、入力信
号波形２４と出力信号波形２５とを比較することによ
り、信号線としての内部配線１５ａの伝送特性の評価を
行った。
ックス多層回路基板１０の伝送特性を測定する場合、パ
ルスジェネレータ２１で発生させた入力信号波形２４
（図６）を有する高周波信号をパッド電極１５ｂに入力
し、このときパッド電極１５ｃから出力される出力信号
波形２５（図６）をオシロスコープ２２に写し、入力信
号波形２４と出力信号波形２５とを比較することによ
り、信号線としての内部配線１５ａの伝送特性の評価を
行った。
【００４０】入出力用ピン７６が外れて測定が不可能に
なった比較例１以外について伝送特性を評価した結果を
下記の表４に示す。比較例２のものについては信号伝播
遅延と波形減衰または信号ピークの低下による伝送損失
とが発生したが、実施例１のものにおける伝送特性は良
好であった。
なった比較例１以外について伝送特性を評価した結果を
下記の表４に示す。比較例２のものについては信号伝播
遅延と波形減衰または信号ピークの低下による伝送損失
とが発生したが、実施例１のものにおける伝送特性は良
好であった。
【００４１】
【表４】
【００４２】上記結果から明らかなように、実施例１に
係るセラミックス多層回路基板１０では、アウターリー
ド接合部９０の破損をなくし、入出力用ピン７６が外れ
るのを防止することができるとともに、優れた伝送特性
を得ることができた。
係るセラミックス多層回路基板１０では、アウターリー
ド接合部９０の破損をなくし、入出力用ピン７６が外れ
るのを防止することができるとともに、優れた伝送特性
を得ることができた。
【００４３】なお、上記実施例１ではアウターリード接
合部９０を構成する高強度セラミックス層１１〜１２に
アルミナ系セラミックスを使用したが、窒化アルミニウ
ム、ムライト等も同様に使用することができる。また、
上記実施例１ではセラミックス多層回路基板１０の最上
部にガラスセラミックス層１７を形成したが、シーリン
グキャップ７４（図９）を取り付ける際に熱応力が掛か
り、破損するおそれがある場合には、ガラスセラミック
ス層１７に代えて高強度セラミックス層を形成してもよ
い。さらに上記実施例１ではアウターリード接合部９０
に入出力用ピン７６を接合したが、リードを接合するこ
とも可能である。
合部９０を構成する高強度セラミックス層１１〜１２に
アルミナ系セラミックスを使用したが、窒化アルミニウ
ム、ムライト等も同様に使用することができる。また、
上記実施例１ではセラミックス多層回路基板１０の最上
部にガラスセラミックス層１７を形成したが、シーリン
グキャップ７４（図９）を取り付ける際に熱応力が掛か
り、破損するおそれがある場合には、ガラスセラミック
ス層１７に代えて高強度セラミックス層を形成してもよ
い。さらに上記実施例１ではアウターリード接合部９０
に入出力用ピン７６を接合したが、リードを接合するこ
とも可能である。
【００４４】図４は実施例２に係るセラミックス多層回
路基板を模式的に示した断面図であり、図中３３〜４２
はホウケイ酸ガラス系のガラスセラミックス層を示して
いる。ガラスセラミックス層３３〜４２間の所定箇所に
はＣｕを用いて形成された内部配線３３ａ〜４１ａが介
装され、ガラスセラミックス層３３〜４２の所定箇所に
はＣｕが充填されたスルーホール７２ａが形成されてい
る。またガラスセラミックス層３３下面には、下記の表
５に示したホウケイ酸ガラス系のガラスセラミックス材
料に対し、アルミナ系の高強度セラミックス材料の割合
を徐々に増加させて混合・形成した４種類のセラミック
ステープが積層されて形成された中間層４３が介装さ
れ、中間層４３の所定箇所にはＷが充填されたスルーホ
ール７２ｃが形成されている。さらに中間層４３下面に
はアウターリード接合部９０を構成するアルミナ系の高
強度セラミックス層３１、３２が積層されており、中間
層４３及び高強度セラミックス層３１、３２間の所定箇
所にはＷを用いて形成された内部配線３１ａ、３２ａが
介装され、高強度セラミックス層３１〜３２の所定箇所
にはＷが充填されたスルーホール７２ｂが形成されてい
る。そしてガラスセラミックス層３３〜４２と中間層４
３と高強度セラミックス層３１〜３２とが積層・一体化
されることによって内部配線３１ａ〜４１ａとスルーホ
ール７２ａ、７２ｂ、７２ｃとが電気的に接続され、長
さＬ2 が略１５０mm、幅Ｗ2 が略１５０mm、高さＨ2 が
略３．２４mmのセラミックス多層回路基板３０が形成さ
れている。セラミック多層回路基板３０上部の所定箇所
には２つの空間７１ａ、７１ｂが形成され、空間７１
ａ、７１ｂ内におけるガラスセラミックス層３３上面の
所定箇所には寸法Ｌ0 が６mmのＬＳＩチップ７０ａ、７
０ｂが配設され、ＬＳＩチップ７０ａ、７０ｂ上面に形
成されたパッド電極（図示せず）と内部配線３４ａ〜４
１ａに形成されたパッド電極（図示せず）とがワイヤー
ボンディング（図示せず）によって電気的に接続されて
いる。またアウターリード接合部９０を構成する高強度
セラミックス層１１に形成されたスルーホール７２ｂに
はパッド７５が接続され、パッド７５下部には入出力用
ピン７６が電気・機械的に接合されている。
路基板を模式的に示した断面図であり、図中３３〜４２
はホウケイ酸ガラス系のガラスセラミックス層を示して
いる。ガラスセラミックス層３３〜４２間の所定箇所に
はＣｕを用いて形成された内部配線３３ａ〜４１ａが介
装され、ガラスセラミックス層３３〜４２の所定箇所に
はＣｕが充填されたスルーホール７２ａが形成されてい
る。またガラスセラミックス層３３下面には、下記の表
５に示したホウケイ酸ガラス系のガラスセラミックス材
料に対し、アルミナ系の高強度セラミックス材料の割合
を徐々に増加させて混合・形成した４種類のセラミック
ステープが積層されて形成された中間層４３が介装さ
れ、中間層４３の所定箇所にはＷが充填されたスルーホ
ール７２ｃが形成されている。さらに中間層４３下面に
はアウターリード接合部９０を構成するアルミナ系の高
強度セラミックス層３１、３２が積層されており、中間
層４３及び高強度セラミックス層３１、３２間の所定箇
所にはＷを用いて形成された内部配線３１ａ、３２ａが
介装され、高強度セラミックス層３１〜３２の所定箇所
にはＷが充填されたスルーホール７２ｂが形成されてい
る。そしてガラスセラミックス層３３〜４２と中間層４
３と高強度セラミックス層３１〜３２とが積層・一体化
されることによって内部配線３１ａ〜４１ａとスルーホ
ール７２ａ、７２ｂ、７２ｃとが電気的に接続され、長
さＬ2 が略１５０mm、幅Ｗ2 が略１５０mm、高さＨ2 が
略３．２４mmのセラミックス多層回路基板３０が形成さ
れている。セラミック多層回路基板３０上部の所定箇所
には２つの空間７１ａ、７１ｂが形成され、空間７１
ａ、７１ｂ内におけるガラスセラミックス層３３上面の
所定箇所には寸法Ｌ0 が６mmのＬＳＩチップ７０ａ、７
０ｂが配設され、ＬＳＩチップ７０ａ、７０ｂ上面に形
成されたパッド電極（図示せず）と内部配線３４ａ〜４
１ａに形成されたパッド電極（図示せず）とがワイヤー
ボンディング（図示せず）によって電気的に接続されて
いる。またアウターリード接合部９０を構成する高強度
セラミックス層１１に形成されたスルーホール７２ｂに
はパッド７５が接続され、パッド７５下部には入出力用
ピン７６が電気・機械的に接合されている。
【００４５】
【表５】
【００４６】実施例２に係るセラミックス多層回路基板
３０及び比較例として図４における中間層４３が介装さ
れていないセラミックス多層回路基板の評価を行った。
この結果は下記の表６に示したように、実施例２に係る
セラミックス多層回路基板３０ではガラスセラミックス
層３３及び高強度セラミックス層３２の接合状態は良好
であったが、中間層４３が介装されていないセラミック
ス多層回路基板では、高強度セラミックス層３２と接す
るガラスセラミックス層３３に大きいクラックが生じ、
かつ高強度セラミックス層３１側にも微細なひび割れが
発生した。
３０及び比較例として図４における中間層４３が介装さ
れていないセラミックス多層回路基板の評価を行った。
この結果は下記の表６に示したように、実施例２に係る
セラミックス多層回路基板３０ではガラスセラミックス
層３３及び高強度セラミックス層３２の接合状態は良好
であったが、中間層４３が介装されていないセラミック
ス多層回路基板では、高強度セラミックス層３２と接す
るガラスセラミックス層３３に大きいクラックが生じ、
かつ高強度セラミックス層３１側にも微細なひび割れが
発生した。
【００４７】上記結果から明らかなように、セラミック
ス多層回路基板３０のごとく寸法が大きく、ガラスセラ
ミックス層３３と高強度セラミックス層３２との間の熱
膨張率の差がより一層大きく影響する場合、ガラスセラ
ミックス材料と高強度セラミックス材料とを混合・形成
した中間層４３がガラスセラミックス層３３と高強度セ
ラミックス層３２との間に介装されることにより、アウ
ターリード接合部９０を構成する高強度セラミックス層
３２とガラスセラミックス層３３との接合状態が良好と
なる。
ス多層回路基板３０のごとく寸法が大きく、ガラスセラ
ミックス層３３と高強度セラミックス層３２との間の熱
膨張率の差がより一層大きく影響する場合、ガラスセラ
ミックス材料と高強度セラミックス材料とを混合・形成
した中間層４３がガラスセラミックス層３３と高強度セ
ラミックス層３２との間に介装されることにより、アウ
ターリード接合部９０を構成する高強度セラミックス層
３２とガラスセラミックス層３３との接合状態が良好と
なる。
【００４８】
【表６】
【００４９】なお、実施例２における中間層４３の形成
にはガラスセラミックス材料と高強度セラミックス材料
とを混合して形成したセラミックステープを使用した
が、ペーストを厚膜印刷することによって中間層４３を
形成することも可能である。
にはガラスセラミックス材料と高強度セラミックス材料
とを混合して形成したセラミックステープを使用した
が、ペーストを厚膜印刷することによって中間層４３を
形成することも可能である。
【００５０】図５は実施例３に係るセラミックス多層回
路基板を模式的に示した断面図であり、図中５４〜５７
はホウケイ酸ガラス系のガラスセラミックス層を示して
いる。ガラスセラミックス層５４、５５間及びガラスセ
ラミックス層５６、５７間の所定箇所にはＣｕを用いて
形成された内部配線５４ａ、５６ａが介装され、ガラス
セラミックス層５５、５６間の所定箇所には粉末材料に
溶媒を加えてペースト化した後に印刷することにより形
成した所定の抵抗値を有する抵抗５５ｂが介装されてお
り、さらにガラスセラミックス層５４〜５７の所定箇所
にはＣｕが充填されたスルーホール７２ａが形成されて
いる。またガラスセラミックス層５４下面には、高誘電
率セラミックス層５３ａ、５３ｂの上下面に電極５３ｃ
を形成することにより構成されたコンデンサ５３が介装
され、コンデンサ５３の所定箇所にはＷが充填されたス
ルーホール７２ｃが形成されている。さらにコンデンサ
５３下面にはアウターリード接合部９０を構成するアル
ミナ系の高強度セラミックス層５１、５２が積層されて
おり、高強度セラミックス層５１、５２間の所定箇所に
はＷを用いて形成された内部配線５１ａが介装され、高
強度セラミックス層５１、５２の所定箇所にはＷが充填
されたスルーホール７２ｂが形成されている。そしてガ
ラスセラミックス層５４〜５７、コンデンサ５３及び高
強度セラミックス層５１、５２が積層・一体化されるこ
とによって内部配線５１ａ〜５６ａと抵抗５５ｂとコン
デンサ電極５３ｃとスルーホール７２ａ、７２ｂ、７２
ｃとが電気的に接続されてセラミックス多層回路基板５
０が形成されている。セラミックス多層回路基板５０上
部の所定箇所には２つの空間７１ａ、７１ｂが形成され
ており、空間７１ａ、７１ｂ内におけるガラスセラミッ
クス層５４上面の所定箇所には寸法Ｌ0 が６mmのＩＣチ
ップ７０ａ、７０ｂが配設され、ＩＣチップ７０ａ、７
０ｂの上面に形成されたパッド電極７０ｃと抵抗５５ｂ
とがワイヤーボンディング７３を介して電気的に接続さ
れている。またアウターリード接合部９０を構成する高
強度セラミックス層５１に形成されたスルーホール７２
ｂにはパッド７５が接続され、パッド７５下部には入出
力用ピン７６が電気・機械的に接合されている。
路基板を模式的に示した断面図であり、図中５４〜５７
はホウケイ酸ガラス系のガラスセラミックス層を示して
いる。ガラスセラミックス層５４、５５間及びガラスセ
ラミックス層５６、５７間の所定箇所にはＣｕを用いて
形成された内部配線５４ａ、５６ａが介装され、ガラス
セラミックス層５５、５６間の所定箇所には粉末材料に
溶媒を加えてペースト化した後に印刷することにより形
成した所定の抵抗値を有する抵抗５５ｂが介装されてお
り、さらにガラスセラミックス層５４〜５７の所定箇所
にはＣｕが充填されたスルーホール７２ａが形成されて
いる。またガラスセラミックス層５４下面には、高誘電
率セラミックス層５３ａ、５３ｂの上下面に電極５３ｃ
を形成することにより構成されたコンデンサ５３が介装
され、コンデンサ５３の所定箇所にはＷが充填されたス
ルーホール７２ｃが形成されている。さらにコンデンサ
５３下面にはアウターリード接合部９０を構成するアル
ミナ系の高強度セラミックス層５１、５２が積層されて
おり、高強度セラミックス層５１、５２間の所定箇所に
はＷを用いて形成された内部配線５１ａが介装され、高
強度セラミックス層５１、５２の所定箇所にはＷが充填
されたスルーホール７２ｂが形成されている。そしてガ
ラスセラミックス層５４〜５７、コンデンサ５３及び高
強度セラミックス層５１、５２が積層・一体化されるこ
とによって内部配線５１ａ〜５６ａと抵抗５５ｂとコン
デンサ電極５３ｃとスルーホール７２ａ、７２ｂ、７２
ｃとが電気的に接続されてセラミックス多層回路基板５
０が形成されている。セラミックス多層回路基板５０上
部の所定箇所には２つの空間７１ａ、７１ｂが形成され
ており、空間７１ａ、７１ｂ内におけるガラスセラミッ
クス層５４上面の所定箇所には寸法Ｌ0 が６mmのＩＣチ
ップ７０ａ、７０ｂが配設され、ＩＣチップ７０ａ、７
０ｂの上面に形成されたパッド電極７０ｃと抵抗５５ｂ
とがワイヤーボンディング７３を介して電気的に接続さ
れている。またアウターリード接合部９０を構成する高
強度セラミックス層５１に形成されたスルーホール７２
ｂにはパッド７５が接続され、パッド７５下部には入出
力用ピン７６が電気・機械的に接合されている。
【００５１】実施例３に係るセラミックス多層回路基板
５０及び比較例として抵抗５５ｂ、コンデンサ５３が介
装されていない従来のセラミックス多層回路基板を採用
し、実施例１の場合と同様の方法により、入出力用ピン
７６の強度評価及び伝送特性の評価を行なった。この結
果、実施例３に係るセラミックス多層回路基板５０にお
いては、比較例のものの場合に比べてリンギングやノイ
ズが軽減され、より一層信号処理の高速化に対応するこ
とができるとともに、マザーボード８１（図１１）に装
着する際のアウターリード接合部９０の破損をなくすこ
とができ、入出力用ピン７６が外れるのを防止すること
ができた。
５０及び比較例として抵抗５５ｂ、コンデンサ５３が介
装されていない従来のセラミックス多層回路基板を採用
し、実施例１の場合と同様の方法により、入出力用ピン
７６の強度評価及び伝送特性の評価を行なった。この結
果、実施例３に係るセラミックス多層回路基板５０にお
いては、比較例のものの場合に比べてリンギングやノイ
ズが軽減され、より一層信号処理の高速化に対応するこ
とができるとともに、マザーボード８１（図１１）に装
着する際のアウターリード接合部９０の破損をなくすこ
とができ、入出力用ピン７６が外れるのを防止すること
ができた。
【００５２】
【発明の効果】以上詳述したように本発明に係るセラミ
ックス多層回路基板にあっては、信号層が構成する絶縁
基板がガラスセラミックスで形成され、アウターリード
接合部を構成する絶縁基板が高強度セラミックスで形成
されているので、前記アウタリード接合部の破損をなく
し、入出力用ピンが外れるのを防止することができると
ともに、優れた伝送特性を得ることができる。
ックス多層回路基板にあっては、信号層が構成する絶縁
基板がガラスセラミックスで形成され、アウターリード
接合部を構成する絶縁基板が高強度セラミックスで形成
されているので、前記アウタリード接合部の破損をなく
し、入出力用ピンが外れるのを防止することができると
ともに、優れた伝送特性を得ることができる。
【００５３】また、前記セラミックス多層回路基板にお
いて、ガラスセラミックス層と高強度セラミックス層と
の間に、前記ガラスセラミックス材料と高強度セラミッ
クス材料とが混合されて形成された中間層が介装されて
いる場合には、アウターリード接合部を構成する前記高
強度セラミックス層と前記ガラスセラミックス層との接
合状態が良好となる。
いて、ガラスセラミックス層と高強度セラミックス層と
の間に、前記ガラスセラミックス材料と高強度セラミッ
クス材料とが混合されて形成された中間層が介装されて
いる場合には、アウターリード接合部を構成する前記高
強度セラミックス層と前記ガラスセラミックス層との接
合状態が良好となる。
【００５４】また、前記セラミックス多層回路基板にお
いて、セラミックス層中に抵抗及びコンデンサが介装さ
れている場合には、リンギングやノイズが軽減され、よ
り一層信号処理の高速化に対応することができるととも
に、アウターリード接合部の破損をなくすことができ、
入出力用ピンが外れるのを防止することができる。
いて、セラミックス層中に抵抗及びコンデンサが介装さ
れている場合には、リンギングやノイズが軽減され、よ
り一層信号処理の高速化に対応することができるととも
に、アウターリード接合部の破損をなくすことができ、
入出力用ピンが外れるのを防止することができる。
【図１】本発明に係るセラミックス多層回路基板の実施
例１を模式的に示した図であり、（ａ）は平面図、
（ｂ）は（ａ）におけるＸ−Ｘ′線断面図である。
例１を模式的に示した図であり、（ａ）は平面図、
（ｂ）は（ａ）におけるＸ−Ｘ′線断面図である。
【図２】実施例１に係るセラミックス多層回路基板及び
比較例１、２におけるセラミックス多層回路基板の製造
工程を示したフローチャートである。
比較例１、２におけるセラミックス多層回路基板の製造
工程を示したフローチャートである。
【図３】セラミックス多層回路基板の伝送特性を測定す
る装置を接続する状態を示した断面図である。
る装置を接続する状態を示した断面図である。
【図４】実施例２に係るセラミックス多層回路基板を模
式的に示した断面図である。
式的に示した断面図である。
【図５】実施例３に係るセラミックス多層回路基板を模
式的に示した断面図である。
式的に示した断面図である。
【図６】信号波形を模式的に示した曲線図であり、
（ａ）は入力信号波形、（ｂ）は出力信号波形を示して
いる。
（ａ）は入力信号波形、（ｂ）は出力信号波形を示して
いる。
【図７】各種セラミックス材料における誘電率εと伝播
遅延時間Ｔpdとの関係を示したグラフである。
遅延時間Ｔpdとの関係を示したグラフである。
【図８】高周波領域における金属または合金の電圧損失
を示したグラフである。
を示したグラフである。
【図９】従来のセラミックス多層回路基板であるＬＳＩ
パッケージを模式的に示した縦断面図であり、（ａ）は
face-upＰＧＡ型ＬＳＩパッケージ、（ｂ）は face-do
wnＰＧＡ型ＬＳＩパッケージを示している。
パッケージを模式的に示した縦断面図であり、（ａ）は
face-upＰＧＡ型ＬＳＩパッケージ、（ｂ）は face-do
wnＰＧＡ型ＬＳＩパッケージを示している。
【図１０】アウターリード接合部を構成するセラミック
ス層の表面に入出力用ピンを接合する工程を示した模式
的断面図であり、（ａ）は入出力用ピンが接合される前
の状態、（ｂ）はパッド上面にＮｉメッキを施す工程、
（ｃ）は入出力用ピンをロー付けする工程、（ｄ）は入
出力用ピン及びロー付け部にＡｕメッキを施す工程を示
している。
ス層の表面に入出力用ピンを接合する工程を示した模式
的断面図であり、（ａ）は入出力用ピンが接合される前
の状態、（ｂ）はパッド上面にＮｉメッキを施す工程、
（ｃ）は入出力用ピンをロー付けする工程、（ｄ）は入
出力用ピン及びロー付け部にＡｕメッキを施す工程を示
している。
【図１１】ＰＧＡ型のＬＳＩパッケージをマザーボード
に実装する状態を示した斜視図である。
に実装する状態を示した斜視図である。
１１〜１２ 高強度セラミックス層 １３〜１７ ガラスセラミックス層 ４３ 中間層 ５３ コンデンサ ５５ｂ 抵抗 ８２ 信号線層 ９０ アウターリード接合部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/12 23/522 25/04 25/18 Ｈ０１Ｌ 23/52 Ｂ 25/04 Ｚ
Claims (3)
- 【請求項１】 ＬＳＩが２個以上搭載され、信号線層を
構成する絶縁基板が低誘電率ガラスセラミックスで形成
され、アウターリード接合部を構成する絶縁基板が高強
度セラミックスで形成されていることを特徴とするセラ
ミックス多層回路基板。 - 【請求項２】 低誘電率ガラスセラミックス層と高強度
セラミックス層との間に、前記低誘電率ガラスセラミッ
クス材料と前記高強度セラミックス材料とが混合されて
形成された中間層が介装されていることを特徴とする請
求項１記載のセラミックス多層回路基板。 - 【請求項３】 ガラスセラミックス層中に抵抗及びコン
デンサが介装されていることを特徴とする請求項１また
は請求項２記載のセラミックス多層回路基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5042450A JPH06260768A (ja) | 1993-03-03 | 1993-03-03 | セラミックス多層回路基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5042450A JPH06260768A (ja) | 1993-03-03 | 1993-03-03 | セラミックス多層回路基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06260768A true JPH06260768A (ja) | 1994-09-16 |
Family
ID=12636414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5042450A Pending JPH06260768A (ja) | 1993-03-03 | 1993-03-03 | セラミックス多層回路基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06260768A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002299519A (ja) * | 2001-03-30 | 2002-10-11 | Kyocera Corp | 複合セラミック基板 |
| US8455381B2 (en) | 2004-10-26 | 2013-06-04 | Murata Manufacturing Co., Ltd. | Ceramic material composition, ceramic substrate, and nonreciprocal circuit device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0410591A (ja) * | 1990-04-27 | 1992-01-14 | Hitachi Ltd | セラミック多層回路板および半導体モジュール |
| JPH0529771A (ja) * | 1991-07-23 | 1993-02-05 | Fujitsu Ltd | セラミツク回路基板およびその製造方法 |
-
1993
- 1993-03-03 JP JP5042450A patent/JPH06260768A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0410591A (ja) * | 1990-04-27 | 1992-01-14 | Hitachi Ltd | セラミック多層回路板および半導体モジュール |
| JPH0529771A (ja) * | 1991-07-23 | 1993-02-05 | Fujitsu Ltd | セラミツク回路基板およびその製造方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002299519A (ja) * | 2001-03-30 | 2002-10-11 | Kyocera Corp | 複合セラミック基板 |
| JP4575614B2 (ja) * | 2001-03-30 | 2010-11-04 | 京セラ株式会社 | 複合セラミック基板 |
| US8455381B2 (en) | 2004-10-26 | 2013-06-04 | Murata Manufacturing Co., Ltd. | Ceramic material composition, ceramic substrate, and nonreciprocal circuit device |
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