JP3466398B2 - 配線基板とその製造方法 - Google Patents

配線基板とその製造方法

Info

Publication number
JP3466398B2
JP3466398B2 JP33258596A JP33258596A JP3466398B2 JP 3466398 B2 JP3466398 B2 JP 3466398B2 JP 33258596 A JP33258596 A JP 33258596A JP 33258596 A JP33258596 A JP 33258596A JP 3466398 B2 JP3466398 B2 JP 3466398B2
Authority
JP
Japan
Prior art keywords
layer
insulating
insulating layer
wiring board
ceramic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP33258596A
Other languages
English (en)
Other versions
JPH10173092A (ja
Inventor
和重 秋田
雅仁 森田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NGK Spark Plug Co Ltd
Original Assignee
NGK Spark Plug Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NGK Spark Plug Co Ltd filed Critical NGK Spark Plug Co Ltd
Priority to JP33258596A priority Critical patent/JP3466398B2/ja
Publication of JPH10173092A publication Critical patent/JPH10173092A/ja
Application granted granted Critical
Publication of JP3466398B2 publication Critical patent/JP3466398B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、例えばピン端子等
の外部端子を表面上に配設する配線基板とその製造方法
に関し、特に外部端子をその表面上に配設する外側の絶
縁層の強度を高めたものに関する。
【0002】
【従来の技術】例えば、表面上に多数のピン端子を植設
した所謂ピングリッドアレイ型配線基板60は、図6
(A)の縦断面図に示すように、セラミックからなる複数
の絶縁層61〜68を一体に積層し、図示で最上段の絶
縁層61の表面上に多数のピン端子Pを固着している。
尚、上方の絶縁層61〜63は、平面視で矩形枠形を呈
し、それらの内部に図示しない半導体素子を搭載するた
めのキャビティ69が形成されている。各ピン端子P
は、図6(B)に示すように、最上段の絶縁層61の表面
上に設けた接続用パッド70にその頭部P1をロウ付け
することにより垂直に固着される。また、最上段の絶縁
層61とこれに隣接する絶縁層62との間には、電源用
又は接地用のメタルプレーン層72が配置され、且つ絶
縁層62〜68の間には所望の回路を形成する導体配線
層74,75等が配置されている。
【0003】上記接続用パッド70と導体配線層74と
をビアによって導通させるため、絶縁層62,63には
その厚さ方向に導体からなる小ビア76,78がそれぞ
れ貫通し、且つ、各小ビア76,78の間には両者のズ
レを吸収するビアカバー79が介在し、この小ビア7
6,78及びビアカバー79の3者で上記パッド70と
導体配線層74とを接続するビアVを形成している。更
に、ビアVと上記メタルプレーン層72との間を不導通
とするため、ビアカバー79の周囲には、所定の間隔だ
けビアカバー79から引き離してメタルプレーン層72
が形成されている。このため、リング状の隙間80が絶
縁層61,62間に形成されている。この隙間80は、
上記メタルプレーン層72を配設する際、ビアVの周囲
に形成されるので、その厚さはメタルプレーン層72と
略同じである。
【0004】一方、近年における半導体装置の小型化、
軽量化の要求に応じるため、配線基板60も小型化、軽
量化することが必要となり、これに伴う導体配線層の層
数の増加は、各絶縁層61〜68の厚さをより薄くする
ことが求められている。また、高性能化の要求に連れ
て、配線基板の電源電極や接地電極用の広い面積のメタ
ルプレーン層72を複数層設けて、電力供給の安定化を
行う必要もある。このため、前記ビアカバー79とメタ
ルプレーン層72との間に形成される隙間80も極力狭
くなるよう設計される。
【0005】ところが、係る隙間80が薄肉の絶縁層6
1の下部に存在すると、前記接続用パッド70に固着さ
れたピン端子P自体を図6(B)中の矢印方向に引張る強
度試験を行った際、本来はピン本体P2の中間で破断す
るものが、図中の最上段の絶縁層61に亀裂Cを生じ
て、この絶縁層61の破断部分と共に脱落することがあ
る。係るピン端子Pを表面上に固着する絶縁層61の脱
落は、配線基板60が保証すべきピン接合強度を下回る
と共に、ピン端子Pを図示しないプリント基板等のマザ
ーボードやソケット等に装着したり、抜出する際に、僅
かな位置ズレや応力により配線基板60自体が破壊する
不具合を生ずる。
【0006】
【発明が解決すべき課題】本発明は、以上の従来の技術
が有する問題点を解決し、絶縁層を薄肉化しても前記隙
間による配線基板自体の破壊を防止した外部端子を有す
る配線基板とその製造方法を提供することを目的とす
る。
【0007】
【課題を解決するための手段】本発明は、上記課題を解
決するため、前記隙間を無くすか又はその面積を低減
し、表面絶縁層と内部絶縁層とを結合させること着想し
て成されたものである。即ち、本発明の配線基板は、複
数の絶縁層を積層してなり、表面に形成された端子接続
用パッド上に外部端子が固着されてなる配線基板であっ
て、上記接続用パッドが形成された上記表面を有し、セ
ラミックを主成分とする第1絶縁層と、該第1絶縁層に
隣接して積層され、セラミックを主成分とする第2絶縁
層と、上記第1絶縁層及び第2絶縁層を貫通し、前記接
続用パッドに接続する導通ビアと、前記第1絶縁層と第
2絶縁層との間に介在し、上記導通ビアと隙間を保ちつ
つ該導通ビアを包囲するメタライズ層と、前記第1絶縁
層と第2絶縁層との間に介在し、且つ上記外部端子に接
続される上記導通ビアと上記メタライズ層との隙間内に
配置され、第1絶縁層及び第2絶縁層と結合してなる絶
縁スペーサ層と、を有することを特徴とする。尚、上記
導通ビアにはビアカバーも含まれる。
【0008】係る構成によれば、上記隙間は無くなる
か、又はその面積を低減され、第1絶縁層が隣接する第
2絶縁層に絶縁スペーサ層を介して結合されるので、第
1絶縁層におけるピン端子等の外部端子が配設された上
記接続用パッド付近の強度を高めることができる。ま
た、上記絶縁スペーサ層の厚さが、前記メタライズ層の
厚さと略同じである配線基板も含まれる。このようにす
ると、第1絶縁層の表面を平坦にすることができる。更
に、絶縁スペーサ層が、前記第1絶縁層及び第2絶縁層
と同種のセラミックからなる配線基板も含まれる。係る
構成により、絶縁スペーサ層を介して第1絶縁層は、第
2絶縁層と一層強固に結合することが可能になる。加え
て、前記セラミックがアルミナ系セラミックであり、且
つ前記接続用パッドを表面上に有する第1絶縁層の厚さ
が、0.10〜0.25mmの範囲にある配線基板も含ま
れる。該第1絶縁層を係る薄肉化することにより、上記
脱落を防ぎ、且つ高性能化と高強度化の双方に対応し得
る。
【0009】また、本発明は、焼成後に前記第1絶縁層
又は第2絶縁層の何れかとなるグリーンシートの表面に
対して、所定の位置に焼成後に前記メタライズ層となる
金属ペースト層を形成する工程と、前記外部端子に接続
される前記導通ビアと前記メタライズ層との隙間となる
位置に焼成後に絶縁スペーサ層となる絶縁性ペースト層
を形成する工程と、を相前後して含む配線基板の製造方
法も含む。係る構成により、金属ペースト層と絶縁性ペ
ースト層を相前後する工程においてグリーンシートの表
面に設けるので、グリーンシートを積層したときに金属
ペースト層と絶縁性ペースト層とが重ならないように設
けることができる。
【0010】また、上記絶縁性ペースト層が、焼成後に
前記第1絶縁層となるグリーンシート及び第2絶縁層と
同種のセラミック素材である配線基板の製造方法も含ま
れる。これにより、焼成後において絶縁スペーサ層とそ
の上下に隣接する第1及び第2絶縁層をセラミックで一
体化した配線基板にできるので、第1絶縁層に配設され
た外部端子付近の強度を著しく高めることができる。
尚、上記導通ビアにもビアカバーが含まれる。尚、本発
明における外部端子には、前記ピン端子の他、ボール状
端子や平板状のリード端子等も含まれる。従って、本発
明はボールグリッドアレイ型配線基板やフラットパッケ
ージ型配線基板等にも適用される。
【0011】
【発明の実施の形態】以下に本発明の実施に好適な形態
を図面と共に説明する。図1(A)は、本発明の配線基板
1の前記図6(B)と同様の部分縦断面図であり、複数の
セラミックからなる絶縁層2〜8を一体に積層し、図中
最上段の絶縁層(第1絶縁層)2の表面2a上には、ピン
端子Pを固着するための端子接続用パッド9が設けられ
ている。また、最上段の絶縁層2とこれに隣接する絶縁
層4(第2絶縁層)の間には、例えば電源用のメタルプレ
ーン層10が配設され、絶縁層4〜8の各層間には所望
の回路を形成する導体配線層12,14が配設される。
【0012】上記端子接続用パッド9と導体配線層12
を導通させるため、これらの間に位置する絶縁層2,4
には小ビア16,18が垂直に貫通し、且つ小ビア16,
18間にはビアカバー17が介在し、小ビア16,18
及びビアカバー17でビアVを形成している。そして、
ビアV(具体的にはビアカバー17)と上記メタルプレー
ン層10とを絶縁即ち不導通とするため、図1(B)にも
示すように、メタルプレーン層10とビアカバー17と
の間を離隔するリング形状の隙間11内には、各絶縁層
2〜8と同種のセラミックからなるリング形状の絶縁ス
ペーサ層20が一体に配置されている。このスペーサ層
20は、後述するように絶縁性ペーストを隙間11内に
層状に充填して焼成したものであり、上下の絶縁層2,
4と強固に結合している。従って、上記端子接続用パッ
ド9上にロウ付けによって垂直に固着されたピン端子P
を引張る試験を行っても、従来と異なりその直下の絶縁
層2,4間には隙間が無いため、絶縁層2が破壊するこ
とがなく、ピン本体P2の途中部分から破断する程に強
固に固着される。このため、配線基板1をプリント基板
(図示せず)等に接続等する場合にも、配線基板1の本体
は破壊されることがなくなる。
【0013】尚、絶縁スペーサ層は、上記隙間11内全
体に配置するスペーサ層20に限らず、例えば図2(A)
に示すように、ビアV即ちビアカバー17の外周面及び
メタルプレーン層10の内周面との間にそれぞれ幅狭の
間隙を残して形成したリング形状の絶縁スペーサ層22
とすることもできる。特に、ビアカバー17の外周と絶
縁スペーサ層22との間に若干(例えば0.04mm程度)
の間隙を残すようにすると、絶縁性ペースト層を印刷す
る時に若干ずれて印刷された場合でも、ビアカバー17
の上に絶縁スペーサ層22が一部重なって形成されるこ
とが無く、ビアカバー17と小ビア16,18との接続
が確実になる。従って、図2(A)のように、絶縁スペー
サ層22の内周側及び外周側に間隙を設けても良いし、
内周側のみに間隙を設けるようにしても良い。
【0014】また、図2(B)に示すように、ビアカバー
17の外周面及びメタルプレーン層10の内周面との間
に略三角形状の絶縁スペーサ層24を放射状に複数個配
置することもできる。これらも、絶縁性ペースト層を例
えばスクリーン印刷することによって、上下の絶縁層
2,4の何れか形成された前記メタルプレーン層10内
の隙間11内に配置するようにすれば良い。また、絶縁
スペーサ層20等の厚さは、メタルプレーン層10の厚
さと略同一の厚さとするのが好ましい。厚さを略同一と
すると絶縁層2の表面2aを平坦にすることができる。
更に、前記接続用パッド9の上面も平坦にできるので、
ピン端子Pとのロウ付け接合性も向上する。
【0015】次に、上記配線基板1の製造方法について
説明する。絶縁層2〜8を得るため、アルミナ等からな
るグリーンシートを用意し、それぞれキャビティやビア
ホール等を打抜き加工にて形成し、各シートの表面にタ
ングステンやモリブデン等の高融点金属のペーストをス
クリーン印刷して、焼成後に前記メタルプレーン層1
0、導体配線層12,14、接続用パッド9、及びビア
カバー17となる金属ペースト層を形成する。また、ビ
アホール内にも同様な高融点金属のメタライズインクを
強制的に充填して、焼成後に小ビア16,18となる未
焼成小ビアを形成する。
【0016】次いで、上記絶縁層4となるグリーンシー
トの表面におけるメタルプレーン層10とビアカバー1
7となる金属ペースト層との間に形成されたリング形状
の隙間11内に、アルミナ等からなる絶縁性ペーストを
スクリーン印刷により層状に充填する。そして、これら
の各グリーンシートを所定の順序に積層し圧着した後、
焼成すると各グリーンシートはセラミックの互いに一体
化した絶縁層2〜8になり、小ビア16,18はビアカ
バー17を介して導通するビアVになる。同時に、隙間
11内の絶縁性ペースト層もセラミックの絶縁スペーサ
層20となり、且つ上下の絶縁層2,4と結合して一体
化される。その後、最上段の絶縁層2に形成され、ビア
Vと導通する端子接続用パッド9にNiメッキを施し、
更に銀ロウにてピン端子Pの頭部P1をロウ付けして、
ピン端子Pを絶縁層2に対し垂直に植設する。更に、ピ
ン端子Pの表面にもNi及び金メッキが施され、配線基
板1が完成する。尚、必要に応じて図示しない導体配線
層の露出表面等にも同様のメッキが施されることもあ
る。
【0017】図3は、本発明の異なる形態の配線基板3
0の部分縦断面図を示す。前記と同様に積層された複数
の絶縁層31〜34間には、メタルプレーン層35と導
体配線層36,37が配設されている。また、最上段の
絶縁層(第1絶縁層)31の表面に設けた接続用パッド3
9と図中で下方の導体配線層37とは、小ビア41,4
3,45及びビアカバー42,44からなるビアV′を介
して導通されている。ビアV′とメタルプレーン層35
及び導体配線層36とをそれぞれ不導通とするため、こ
れらの間の隙間46,47内には絶縁スペーサ層48,4
9が配置され、それぞれ上下の絶縁層31〜33と結合
している。従って、接続用パッド39上に固着されたピ
ン端子Pを引張っても、その直下の絶縁層31や同32
は部分破壊せず、ピン端子Pのピン本体P2の途中が変
形し破断する。即ち、この配線基板30も絶縁スペーサ
層48,49を介して各絶縁層31〜34が強固に一体
化された優れた強度を有するものとすることができた。
尚、ピン端子Pが4層以上の絶縁層を貫通するビアVに
よって、内部の導体配線層やメタルプレーン層と接続す
る場合にも、本発明を同様にして適用することができ
る。
【0018】ここで、本発明の前記配線基板1と従来技
術の配線基板60の強度を具体的に比較する。尚、符号
はそれぞれについて前記のものを用いる。各基板1,6
0の最上段の絶縁層2,61の厚さを0.10〜0.35mmと
し、その下方における各絶縁層4〜8,62〜64の厚
さを0.15〜0.50mmとすると共に、各小ビア16,18,7
6,78の直径を0.2mm、ビアカバー17,79の直径
を0.4mmとした。また、各メタルプレーン層10,72
の厚さを15μmとし、これらと前記ビアカバー17,
79との間に、内外周円間における幅が0.30mmのリング
形状の隙間11,80が設けられている。尚、本発明の
基板1の隙間11内にはアルミナからなる絶縁スペーサ
層20が15μmの厚さで形成されている。
【0019】そして、各基板1,60の接続用パッド9,
70上には、ピン端子Pが同じ条件のロウ付けで固着さ
れている。尚、このピン端子Pは、Fe-Ni-Co系合
金からなり、ピン本体P2の直径が0.46mmのものであ
る。この各基板1,60におけるピン端子Pの引張り試
験を行った。この引張り試験は、図4に示すように、基
板1,60を20度傾けた状態において、ピン端子Pの
ピン本体P2にワイヤを繋いでピン本体P2を上方へ垂
直に引張り、ピン本体P2自体が破断するか、又はピン
端子Pと共に最上段の絶縁層2,61が脱落する迄引張
って、その際の強度を測定した。その結果を表1に示
す。表1中の数値は、絶縁層2,61の厚さ毎に20本
のピン端子Pについて測定した強度とピン端子Pの破壊
モード別の本数を示す。
【0020】
【表1】
【0021】表1の結果から、本発明の基板1は全てに
おいてピン端子Pがピン本体P2の途中で破断し、ピン
Pの配線基板1への接合強度はピン本体P2の強度より
高いことを示した。一方、従来の基板60では最上段の
絶縁層61の厚さが薄い程、ピン端子Pの破断より絶縁
層61の部分的脱落が多くなっている。これは、最上段
の絶縁層61が薄いと、隙間80から絶縁層61が破壊
してピン端子P共に脱落するためである。一方、最上段
の絶縁層2,61が0.35mmと厚い基板1,60では、同じ
強度で且つ全てピン端子Pの破断となり、両者の間に差
異はなかった。これは、最上段の絶縁層2,61が厚く
なると、隙間11,80の有無に拘わらず、最上段の絶
縁層2,61自体が有する強度によって、引張り力に対
抗できることによる。従って、最上段の絶縁層(第1絶
縁層)2の厚さは、その材質がアルミナ系セラミックで
ある場合、少なくとも0.25mm以下において本発明の基板
が効果的であることが判る。尚、各絶縁層が薄肉化され
ると、最上段の絶縁層を含む複数の絶縁層に対しても本
発明は、その効果を発揮することが可能となる。
【0022】図5は、本発明の更に異なる形態の配線基
板50の部分縦断面図を示す。尚、前記基板1と同じ部
分には、同じ符号を用いるものとする。前記基板1と同
様に、複数の絶縁層2〜8が積層され、それらの間にメ
タルプレーン層10、導体配線層12,14が配設さ
れ、且つ絶縁層2の表面2a上に設けた接続用パッド5
2と導体配線層12を導通する小ビア16,18及びビ
アカバー17からなるビアVが垂直に設けられると共
に、前記と同様に絶縁スペーサ層20がビアカバー17
とメタルプレーン層10との隙間11内に配置されてい
る。上記表面2a上の接続用パッド52には、銀ロウを
介して外部端子たる銅のボール状端子Bが固着される。
このボール状端子Bを介して図示しないプリント基板や
半導体素子の接続用端子にロウ付けによって接続され、
所望の導通を行う。この配線基板50についてボール状
端子Bを引張る試験をしても、最上段の絶縁層(第1絶
縁層)2は剥離せず、ボール状端子B自体が上記接続用
パッド52とのロウ付け部分から離脱するため、優れた
強度を有するボールグリッドアレイ型の配線基板を構成
することができる。
【0023】本発明は、以上において説明した各形態に
限定されるものではない。例えば、前記した絶縁層や絶
縁スペーサ層の材質には、アルミナに限らず、ガラスセ
ラミックや窒化アルミニウム、ムライト等のセラミック
を用いることもできる。また、ビアVとして、小ビアと
ビアカバーからなるものを用いた例を示したが、上下の
小ビア同士を直接接続してビアVとしても良い。更に、
外部端子としてピン端子やボール状端子を用いた例を示
したが、薄板状のリード端子を接続用パッドにロウ付け
する場合等にも適用できる。また、適用される配線基板
は、ピン端子やボール状端子等の外部端子を有するもの
であれば、例えば複数の半導体素子を表面上に実装する
マルチチップモジュール基板や、フリップチップ実装用
基板、コンデンサ、抵抗等を実装する配線基板等も含ま
れる。
【0024】加えて、前記例においては、ピン端子等の
外部端子が形成される側にキャビティも形成される形態
の配線基板を用いた例を示したが、キャビティが形成さ
れる面とは反対側の面に外部端子を形成するものにも適
用できるし、キャビティを形成しない配線基板にも適用
できる。更に、前記例において、例えば図1に示す例で
は第1絶縁層2とこれに隣接する第2絶縁層4との間に
挟まれるメタライズ層としてメタルプレーン層10を形
成したものを示したが、これに替えて信号等を伝える導
体配線層を形成したものであっても良く、メタライズ層
とビアとの間に隙間が形成される基板であれば本発明を
適用することができる。
【0025】
【発明の効果】以上において説明したように、本発明の
配線基板によれば、その絶縁層を薄肉化しても、外部端
子に接続される導通ビアとメタルプレーン層等のメタラ
イズ層との間に隙間を生じないか、この隙間を低減で
き、且つ、絶縁スペーサ層が第1絶縁層と第2絶縁層と
を結合する。このため、第1絶縁層上の接続用パッド等
に配設した外部端子が付近の第1絶縁層と共に脱落して
破壊することがなく、強固な構造の配線基板を得ること
ができる。また、請求項3及び6の発明によれば、各絶
縁層と絶縁スペーサ層を同種のセラミックにて構成でき
るので、一層高い強度を得ることができると共に、製造
する上でも材料の管理が容易となる。更に、請求項5の
発明によれば、前記配線基板を僅かの工程を付加するだ
けで、確実に且つ容易に量産することが可能になる。
【図面の簡単な説明】
【図1】(A)は本発明の配線基板の一形態を示す部分縦
断面図、(B)は(A)中におけるB−B断面図である。
【図2】(A)及び(B)は、共に本発明に用いる絶縁スペ
ーサ層の異なる形態を示す図1(B)と同様の断面図であ
る。
【図3】本発明の配線基板の異なる形態を示す部分縦断
面図である。
【図4】配線基板におけるピン端子の引張り試験の態様
を示す部分概略図である。
【図5】本発明の配線基板の更に異なる形態を示す部分
縦断面図である。
【図6】(A)は従来のピングリッドアレイ型配線基板の
縦断面図、(B)は(A)の部分拡大図である。
【符号の説明】
1,30,50………………………配線基板 2〜8,31〜34………………絶縁層 10,35…………………………メタルプレーン層(メ
タライズ層) 12,14,36,37………………導体配線層(メタライ
ズ層) 9,39……………………………接続用パッド 11,46,47……………………隙間 16,18,41,43,45………小ビア 17,42,44……………………ビアカバー 20,22,24,48,49………絶縁スペーサ層 P……………………………………ピン端子(外部端子) B……………………………………ボール状端子(外部端
子) V……………………………………ビ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平6−268374(JP,A) 特開 平7−94621(JP,A) 特開 平8−181447(JP,A) 特開 昭60−5597(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 23/12

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項1】複数の絶縁層を積層してなり、表面に形成
    された端子接続用パッド上に外部端子が固着されてなる
    配線基板であって、 上記接続用パッドが形成された上記表面を有し、セラミ
    ックを主成分とする第1絶縁層と、 該第1絶縁層に隣接して積層され、セラミックを主成分
    とする第2絶縁層と、 上記第1絶縁層及び第2絶縁層を貫通し、前記接続用パ
    ッドに接続する導通ビアと、 前記第1絶縁層と第2絶縁層との間に介在し、上記導通
    ビアと隙間を保ちつつ該導通ビアを包囲するメタライズ
    層と、 前記第1絶縁層と第2絶縁層との間に介在し、且つ上記
    外部端子に接続される上記導通ビアと上記メタライズ層
    の隙間内に配置され、第1絶縁層及び第2絶縁層と結
    合してなる絶縁スペーサ層と、 を有することを特徴とする配線基板。
  2. 【請求項2】前記絶縁スペーサ層の厚さが、前記メタラ
    イズ層の厚さと略同じ厚さを有することを特徴とする請
    求項1に記載の配線基板。
  3. 【請求項3】前記絶縁性のスペーサ層が、前記第1絶縁
    層及び第2絶縁層と同種のセラミックからなることを特
    徴とする請求項1又は2に記載の配線基板。
  4. 【請求項4】前記セラミックがアルミナ系セラミックで
    あり、且つ前記第1絶縁層の厚さが、0.10〜0.2
    5mmの範囲にあることを特徴とする請求項1乃至3の何
    れかに記載の配線基板。
  5. 【請求項5】請求項1乃至4の何れかに記載の配線基板
    の製造方法であって、 焼成後に前記第1絶縁層又は第2絶縁層の何れかとなる
    グリーンシートの表面に対して、所定の位置に焼成後に
    前記メタライズ層となる金属ペースト層を形成する工程
    と、前記外部端子に接続される 前記導通ビアと前記メタライ
    ズ層との隙間となる位置に焼成後に絶縁スペーサ層とな
    る絶縁性ペースト層を形成する工程と、 を相前後して含むことを特徴とする配線基板の製造方
    法。
  6. 【請求項6】前記絶縁性ペースト層が、焼成後に前記第
    1絶縁層となるグリーンシート及び第2絶縁層となるグ
    リーンシートと同種のセラミック素材からなることを特
    徴とする請求項5に記載の配線基板の製造方法。
JP33258596A 1996-12-13 1996-12-13 配線基板とその製造方法 Expired - Fee Related JP3466398B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP33258596A JP3466398B2 (ja) 1996-12-13 1996-12-13 配線基板とその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP33258596A JP3466398B2 (ja) 1996-12-13 1996-12-13 配線基板とその製造方法

Publications (2)

Publication Number Publication Date
JPH10173092A JPH10173092A (ja) 1998-06-26
JP3466398B2 true JP3466398B2 (ja) 2003-11-10

Family

ID=18256586

Family Applications (1)

Application Number Title Priority Date Filing Date
JP33258596A Expired - Fee Related JP3466398B2 (ja) 1996-12-13 1996-12-13 配線基板とその製造方法

Country Status (1)

Country Link
JP (1) JP3466398B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2000036886A1 (fr) 1998-12-16 2000-06-22 Ibiden Co., Ltd. Tige de connexion conductrice et plaquette de boitier
JP2010226122A (ja) * 1999-01-04 2010-10-07 Ibiden Co Ltd パッケージ基板

Also Published As

Publication number Publication date
JPH10173092A (ja) 1998-06-26

Similar Documents

Publication Publication Date Title
US11145587B2 (en) Electronic component mounting substrate, electronic device, and electronic module
JP6791719B2 (ja) 電子部品搭載用基板、電子装置および電子モジュール
JP6140834B2 (ja) 配線基板および電子装置
CN112585744A (zh) 布线基板、电子装置以及电子模块
CN106463476A (zh) 布线基板、电子装置以及电子模块
US10985098B2 (en) Electronic component mounting substrate, electronic device, and electronic module
JP2003273280A (ja) チップパッケージ及びその製造方法
CN108028232B (zh) 布线基板、电子装置以及电子模块
JP2006270082A (ja) 配線基板及びそれを用いた電子装置
JP3466398B2 (ja) 配線基板とその製造方法
CN111033771A (zh) 电子部件搭载用基板、电子装置及电子模块
JP6166194B2 (ja) 配線基板、電子装置および電子モジュール
JP6224473B2 (ja) 配線基板、電子装置および電子モジュール
JP6959785B2 (ja) 回路基板、電子部品および電子モジュール
JP2004111769A (ja) 電子部品搭載用基板
JP4383253B2 (ja) 配線基板
JP4349881B2 (ja) 半導体素子収納用パッケージおよびこれを用いた半導体装置
JP2010056506A (ja) 電子装置の実装構造
JP6818609B2 (ja) 配線基体および撮像装置
JP3847219B2 (ja) 配線基板
JP4077690B2 (ja) 圧力検出装置用パッケージ
JP3847220B2 (ja) 配線基板
JP3340610B2 (ja) 電子部品用パッケージ本体及びその製造方法
JP4423053B2 (ja) 配線基板
JP2005050935A (ja) 多数個取り配線基板

Legal Events

Date Code Title Description
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20030819

LAPS Cancellation because of no payment of annual fees