JPH0613502A - 半導体集積回路チップ - Google Patents

半導体集積回路チップ

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JPH0613502A
JPH0613502A JP24355091A JP24355091A JPH0613502A JP H0613502 A JPH0613502 A JP H0613502A JP 24355091 A JP24355091 A JP 24355091A JP 24355091 A JP24355091 A JP 24355091A JP H0613502 A JPH0613502 A JP H0613502A
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JP
Japan
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chip
lead
semiconductor
package
over
Prior art date
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JP24355091A
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English (en)
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G Heinen Catherine
ジー．ヘイネン キャサリン
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Texas Instruments Inc
Original Assignee
Texas Instruments Inc
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Publication date
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Abstract

(57)【要約】 【目的】 サーフェスマウント中にパッケージクラック
を起こし難い、リード・オーバー・チップ型のパッケー
ジ装置を提供する。 【構成】 本発明のリード・オーバー・チップ型のリー
ドフレーム（２５）は半導体回路（２１）の活動的表面
上を覆っている。この半導体チップの裏面はアミノプロ
ピルトリエトキシシラン皮膜（２１ａ）によって覆われ
ている。このアミノプロピルトリエトキシシラン皮膜
（２１ａ）は半導体回路（２１）裏面と装置をカプセル
封入するための成形コンパウンド（２６）との間の接着
力を増進させる。これによって、リフローはんだの間に
チップの不活動的表面と成形コンパウンドとの間で層剥
離が発生することのためのパッケージクラックを低減す
ることができる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路（ＩＣ）
に関するものであり、更に詳細にはチップサポートパッ
ドなしのＩＣ装置に関するものである。
【０００２】
【従来の技術】一般的に、集積回路チップパッケージは
チップサポートパッド上に取り付けられた集積回路を含
む。ワイヤボンドがそのＩＣをリードフレームへつな
ぐ。樹脂等の物質がこの構造をカプセル封入する。樹脂
の小型アウトラインＪ字型リード（ＰＳＯＪ）パッケー
ジはその一例である。応用時には、このＩＣパッケージ
を印刷回路板へサーフェスマウント（ｓｕｒｆａｃｅ
ｍｏｕｎｔ）するために、１つの方法ではリフローはん
だ（ｒｅｆｌｏｗ ｓｏｌｄｅｒ）を使用する。
【０００３】工業分野が、より薄型のパッケージへ向か
い、より大きい体積のパッケージのための大型のチップ
を収容するパッケージへと向かうにつれて、新しいパッ
ケージ技術が開発されてきた。そのような技術の１つ
は、リード・オーバー・チップ型のパッケージ（ＬＯ
Ｃ）である。１９８８年の米国ＩＥＥＥの第３８回ＥＣ
Ｃの頁５５２−５５７にウィリアム Ｃ．ワード（Ｗｉ
ｌｌｉａｍ Ｃ．Ｗａｒｄ）によって発表された“ＩＢ
Ｍ８０ｎｓ、１メガビットＤＲＡＭチップ用のエリアワ
イヤボンド法による新しい樹脂製サーフェスマウントモ
ジュールの大量生産（Ｖｏｌｕｍｅ Ｐｒｏｄｕｃｔｉ
ｏｎ ｏｆ Ｕｎｉｑｕｅ ＰｌａｓｔｉｃＳｕｒｆａ
ｃｅ Ｍｏｕｎｔ Ｍｏｄｕｌｅｓ ｆｏｒ ＩＢＭ８
０−ｎｓ １−Ｍｂｉｔ ＤＲＡＭ ｃｈｉｐ ｂｙ
Ａｒｅａ Ｗｉｒｅ Ｂｏｎｄ Ｔｅｃｈｎｉｑｕｅ
ｓ）”と題する論文に述べられたように、この方法は半
導体集積回路チップの活動的領域上にリードフレームを
配置している。接着性の絶縁テープがリードフレームを
チップへ取り付けている。ワイヤボンドがチップを中央
にに配置された電源バスへつなぐ。そして、ワイヤボン
ドは電源バスを飛び越してチップを導電性リードフィン
ガへつないでいる。チップサポートパッドは必要でな
い。
【０００４】ＬＯＣパッケージをカプセル封入するため
に使用される成形コンパウンドと集積回路との間の潜在
的な層剥離（ｄｅｌａｍｉｎａｔｉｏｎ）の問題が注目
されている。成形コンパウンドの層剥離は重大な問題を
もたらし、その結果ＬＯＣパッケージを印刷回路板へサ
ーフェスマウントする場合に樹脂製パッケージにクラッ
ク（ｃｒａｃｋ）が生ずることがある。リフローはんだ
工程中に、温度が約２１５℃から２６０℃になるとみら
れる場所では、プロセスによって発生する熱が、ＩＣパ
ッケージ中の異なる材料間での熱特性の不一致の状態を
増大させ、高いストレス状態を生み出す。カプセル封入
材料中に存在するとみられる湿気は蒸気に変わる。蒸気
圧がＬＯＣパッケージのダイ（ｄｉｅ）の裏面等の広い
連続した表面において上昇する。この蒸気圧はそれがＩ
Ｃの表面およびカプセル封入材料の表面を層剥離する程
度のなり得る。そのような状態での接着力の喪失はＩＣ
の隅においてカプセル封入中に高いストレス集中をもた
らす。このことはしばしば、パッケージクラックにつな
がる。この問題を避けるために、通常“ドライパッキン
グ（ｄｒｙ ｐａｃｋｉｎｇ）”が必要とされている。
【０００５】本発明の１つの目的は、サーフェスマウン
ト中のクラックに対して耐性のある、ＬＯＣパッケージ
等の半導体装置パッケージを得ることである。本発明の
別の１つの目的は、ＬＯＣパッケージにおいて接着力を
増進させる方法を得ることである。
【０００６】本発明のその他の目的および利点は、以下
の説明に基づいて当業者には明かとなろう。
【０００７】
【発明の概要】サーフェスマウント中にパッケージクラ
ックを起こし難い、リード・オーバー・チップ型のパッ
ケージ装置について開示されている。このリード・オー
バー・チップ型のリードフレームは半導体チップの活動
的表面上を覆っている。この半導体チップの裏面はアミ
ノプロピルトリエトキシシラン皮膜によって覆われてい
る。このアミノプロピルトリエトキシシラン皮膜は半導
体チップ裏面と装置をカプセル封入するための成形コン
パウンドとの間の接着力を増進させる。これによって、
リフローはんだの間にチップの不活動的表面と成形コン
パウンドとの間で層剥離が発生することのためのパッケ
ージクラックを低減することができる。
【０００８】
【実施例】図１は工業標準の樹脂製小型アウトラインＪ
字型リード（ＰＳＯＪ）サーフェスマウントパッケージ
中に構築された実装化された半導体装置１０を示す。半
導体集積チップ１１はマウントサポートパッド（チップ
アタッチ）１２上に搭載されている。ワイヤボンド１４
が半導体チップ１１の外側周辺に沿って位置しているボ
ンディングパッド（図示されていない）を導電性“Ｊ”
字型リードフィンガ１５へつないでいる。樹脂等の成形
コンパウンド１６がこれら部品をカプセル封入してい
る。
【０００９】図２ｆはＬＯＣ方式の初期段階を示してい
る。次に掲げる米国同時出願および同時譲渡の明細書も
ＬＯＣ方式について述べている。 出願番号 発明者 日付 ＴＩ社番号 第３７３，７４２号 ハイネン等 １９８９年６月３０日 １４２８７ 第４５５，２１０号 リム等 １９８９年１２月２２日 １４６００ 第４５５，１０５号 リム等 １９８９年１２月２２日 １４６０３
【００１０】図２ｆの装置２０において、ボンドパッド
２３は半導体集積回路チップ２１の中央水平軸に沿って
位置している。チップ２１はリード・オーバー・チップ
のリードフレーム２５の下側に位置している。リード・
オーバー・チップのリードフレーム２５は導電性金属で
できている。一例は金、銀、あるいはそれと同等の材料
中にスポットプレート（ｓｐｏｔ ｐｌａｔｅ）され
た、厚さ約０．２０３２ｍｍ（０．００８インチ）の完
全硬化焼き戻しされたＣＤＡ合金１５１である。半導体
集積チップ２１は、例えば、約８．２５５×１６．７６
４ｍｍ（３２５×６６０ミル）の寸法の半導体基板上
の、一千六百万のデータビット以上を蓄えることのでき
る１６メガビットダイナミックランダムアクセスメモリ
（ＤＲＡＭ）である。メモリセルおよび周辺回路はチッ
プ２１の活動的表面側上および中に形成される。チップ
２１の裏面は不活動的である。２枚の両面接着テープ２
２ａ、２２ｂが半導体チップ２１の活動的表面上に取り
付けられ、半導体チップ２１の上にリードフレーム２５
を取り付ける。この構造のために“リード・オーバ・チ
ップ”（ＬＯＣ）という名称が用いられることになっ
た。中央に位置するボンドパッド２３のために、更に
“リード・オーバー・チップの中央パッド”ＬＯＣＣＢ
という表現が用いられる。両面接着テープ２２ａ、２２
ｂは、例えば、活動的障壁としても働く、両面に熱硬化
性エポキシ接着剤を塗布されたポリイミド膜で構成され
る。集積半導体チップ２１とリードフレーム２５は自己
保持的な構造を形成する。チップサポートパッドは不要
である。
【００１１】図２ａは、図２ｆに示されたように集積チ
ップ２１上にリードフレーム２５を固定した結果の構造
を示している。電源バス２８ａと２８ｂは、集積チップ
２１の中央に沿って走る２つの間隔を置いて隣接する並
行な導電性バスを構成する。例えば電源バス２８ａはＶ
ｓｓを供給し、電源バス２８ｂがＶｄｄを供給する。接
着テープ２２ａと２２ｂは、ボンドパッド２３がリード
フレーム２５の導電性リードフィンガ２７へのボンディ
ングのために露出されるように、間隔を置いて配置され
ている。
【００１２】図２ｂは装置２０の次の組み立て段階を示
しており、そこにおいてはボンドパッド２３を各種のリ
ードフィンガ２７や電源バス２８ａ，２８ｂへ接続する
ための高速のサーモソニック（ｔｈｅｒｍｏｓｏｎｉ
ｃ）金ボールワイヤボンディングが実施されている。各
種の型のワイヤボンディングが用いられるが、約０．０
２５４ｍｍ（０．００１インチ）の直径の金線を用いる
ボンディングであれば十分である。ワイヤボンド２４の
一端が各種のボンドパッド２３へ接続される。各種のワ
イヤボンド２４の他端がリードフレーム２５の２つの中
央に位置する電源バス２８ａと２８ｂへつながれる。よ
り効率的に電圧を分配するように、これらのバスに対し
て多重ワイヤボンドコンタクトを行ってもよい。各種の
ワイヤボンド２４の他端は導電性リードフィンガ２７の
内部端と接触するように電源バスと交差する。ワイヤボ
ンド２４ａは典型例である。ワイヤボンド２４ａの一端
はリードフィンガ２７ａの内部端へつながれる。ワイヤ
ボンド２４ａは、ワイヤボンド２４ａの他端がボンドパ
ッド２３ａへつながれる場所で電源バス２８ａと交差す
る。
【００１３】図２ｃは次の組み立て段階を、樹脂製カプ
セル封入材２６を透明であるとして示している。市販さ
れている成形コンパウンドを用いてトランスファ成形が
実行される。信越４０１１や日立０００１ＴＳ等のノボ
ラック樹脂材が適当である。装置のカプセル封入には低
ストレスの成形法がうまくいく。樹脂カプセル封入材は
集積チップ２１、リードフレーム２５、ワイヤボンド２
４を取り囲んで樹脂体を形成する。リードフレーム２５
はトリムされ、リードフィンガ２７は“Ｊ”字型に折り
曲げられ、外側のリードフィンガ先端が樹脂カプセル封
入材２６を貫通して延びて外部回路との間に適切な物理
的、電気的な接続が行われるようにされる。樹脂カプセ
ル封入材を通して２４本のリードフィンガ２７が延びて
いる。
【００１４】図２ｄはリード・オーバー・チップの実装
された完成装置２０の側面図である。上に述べた寸法の
ダイに対するパッケージ寸法は、約１０．１６×１８．
４１５ｍｍ（４００×７２５ミル）の程度であって、約
１．２７ｍｍ（５０ミル）の厚さである。このパッケー
ジの外観は２４ピンのＰＳＯＪである。
【００１５】図２ｅは完成したＬＯＣパッケージされた
装置２０の一部分を取り除いた外観図である。
【００１６】図３はカプセル封入材２６中のクラック２
９を示すＬＯＣチップパッケージ２０の断面図である。
リフローはんだの高温は高いストレスを生み出す原因と
なる、パッケージ中の異なる材料間に発生する熱的不一
致の増進された状態をもたらす。湿気は蒸気に変わり、
半導体チップ２１の不活動的な表面とカプセル封入材２
６との間の（間隙２９ａとして示したような）層剥離を
引き起こし得る蒸気圧をもたらす。そのような状態下で
の接着力の喪失はチップ２０の隅のカプセル封入材中に
高いストレス集中を引き起こす。
【００１７】図４は本発明の好適実施例を示すＬＯＣチ
ップ２０の断面図であって、そこにおいては半導体チッ
プ２１の不活動的な表面にアミノプロピルトリエトキシ
シラン（しばしば、短く“シロキサン”と呼ばれる）の
皮膜２１ａが取り付けられている。その他の処方による
適当なアミノプロピルトリエトキシシランでもかまわな
いが、本好適実施例で市販されているアミノプロピルト
リエトキシシラン デュポンＶＭ６５１を使用してい
る。層２１ａの厚さは厳密ではないが、チップの裏面を
完全に覆うのに十分なシロキサンが望ましい。このシロ
キサン膜２１ａは約１ミクロンまでの厚さでもよいが、
好適実施例ではシロキサン層２１ａの深さは１ミクロン
よりも浅い。
【００１８】図４のＬＯＣパッケージ２０におけるシロ
キサン皮膜２１ａの塗布は、“裏面側”（すなわち、半
導体チップ２１をリードフレーム２５へボンディングし
た後）、または“前面側”（すなわち、半導体チップを
加工するウエハ裏面への処理のすべての後で、このシリ
コンウエハを個々のダイスに切断する前）のいずれかに
おいて行うのが有利である。“前面側”での方式の場
合、ウエハをスピンさせて一様に塗布させるため、シロ
キサンの塗布は平坦に行われる。
【００１９】試験の結果、ＬＯＣパッケージの半導体チ
ップ裏面にシロキサン皮膜２１ａを取り付けることでパ
ッケージクラックが本質的に低減することが確認され
た。その中に湿気を含むＩＣパッケージがリフローはん
だによって印刷回路板にサーフェスマウントされた。２
種類の異なるＩＣパッケージが使用された：図２に示さ
れたようなＬＯＣパッケージ装置と、図４に示されたよ
うな、シロキサン皮膜が半導体チップに不活動的な裏面
に取り付けられたＬＯＣパッケージ装置とである。ＰＳ
ＯＪパッケージの寸法は約１０．１６×１８．４１５ｍ
ｍ（４００×７２５ミル）であり、カプセル封じされた
半導体チップの寸法は約８．２５５×１６．７６４ｍｍ
（３２５×６６０ミル）である。このＩＣパッケージが
湿気を取り込むために、８５℃／８５％ＲＨの環境に１
００時間以上曝された。それらは、次に、約２１５℃と
２２０℃との間の温度でのリフローはんだで印刷回路板
にサーフェスマウントされた。シロキサン皮膜のないＬ
ＯＣパッケージでは、２１９個のパッケージの内、８３
個がクラックを生じた。シロキサン皮膜を取り付けたＬ
ＯＣパッケージでは４２個のパッケージの内、クラック
を生じたものはなかった。
【００２０】シロキサン皮膜２１ａを取り付けることが
パッケージクラックを低減するのに有効であることの他
に、その他の利点もある。パッケージクラックを避ける
ために、サーフェスマウントの前に、ＩＣパッケージを
ベーキングすることによって“ドライ化”する必要がな
い。また消費者へ出荷するために、（ＩＣパッケージを
ベーキングし、それらを気密な袋に納めることによっ
て）“ドライパッキング”する必要がない。
【００２１】このシロキサン皮膜は、チップサポートパ
ッドを使用しない、その他のパッケージにも利用でき
る。そのような例は、ＴＡＢＰＡＫパッケージ（そこに
おいては、リードフィンガが直接ボンディングのために
ボンディングパッドへ延びている）や、フリップチップ
（ｆｌｉｐ ｃｈｉｐ）パッケージ（そこにおいては、
シリコンチップが“フリップ”されており、それの不活
動的な裏面がパッケージの最上部を向いており、リード
フィンガが溶着のためにチップの活動的な表面上のボン
ディングパッドの下側に延びている）のようなパッケー
ジである。
【００２２】本発明は例示として取り上げた好適実施例
について述べてきたが、以上の説明は本発明を限定する
意図のものではない。本発明のその他の各種の実施例が
可能であることは、以上の説明から当業者には明かであ
ろう。従って、本特許請求の範囲は、そのような修正や
実施例をすべて包含するものと理解されるべきである。
【００２３】以上の説明に関して更に以下の項を開示す
る。 （１）リード・オーバー・チップ型のリードフレームへ
のマウントに適した半導体集積回路チップであって、活
動的な表面と不活動的な裏面とを有する集積回路チップ
であって、前記活動的な表面がリード・オーバー・チッ
プのリードフレームに取り付けられた集積回路チップ、
前記集積回路チップの前記不活動的な裏面上のアミノプ
ロピルトリエトキシシラン皮膜、を含む半導体集積回路
チップ。
【００２４】（２）第１項記載の半導体集積回路チップ
であって、前記アミノプロピルトリエトキシシラン皮膜
の厚さが１ミクロンよりも薄い、半導体集積回路チッ
プ。
【００２５】（３）半導体実装装置であって、活動的表
面と裏面とを有する半導体回路チップ、前記半導体チッ
プをサポートし、それに対して外部接続を提供するリー
ドフレームであって、前記半導体チップの一端によって
つながれたリードフィンガを有する、リードフレーム、
前記半導体チップと前記リードフレームとをカプセル封
じするカプセル封入材であって、前記リードフィンガの
他端が前記カプセル封入材を貫通して延びているように
なった、カプセル封入材、を含み、前記半導体チップが
それの裏面上にカプセル封入材の接着力を増進させるた
めのアミノプロピルトリエトキシシラン層を有してい
る、半導体実装装置。
【００２６】（４）第３項記載の半導体実装装置であっ
て、前記アミノプロピルトリエトキシシラン層の厚さが
１ミクロンまでである半導体実装装置。
【００２７】（５）第４項記載の集積実装装置であっ
て、前記カプセル封入材が樹脂である集積実装装置。
【００２８】（６）第５項記載の集積実装装置であっ
て、前記リードフレームがリード・オーバー・チップ型
のフレームである集積実装装置。
【００２９】（７）第５項記載の集積実装装置であっ
て、前記リードフレームがタップパックテープである集
積実装装置。
【００３０】（８）第５項記載の集積実装装置であっ
て、前記リードフレームがフリップチップリードフレー
ムである集積実装装置。
【００３１】（９）印刷回路板へのサーフェスマウント
中におけるパッケージのクラック発生に耐性のある、半
導体実装装置製造方法であって、半導体チップの活動的
な側をリード・オーバー・チップのリードフレームへつ
なぐこと、前記半導体チップの不活動的な側へアミノプ
ロピルトリエトキシシラン膜を取り付けること、前記半
導体チップと前記リード・オーバー・チップ型のリード
フレームとを樹脂中へ封入して実装し、印刷回路板へサ
ーフェスマウントされる実装装置を形成すること、を含
む方法。
【００３２】（１０）サーフェスマウント中にパッケー
ジクラックを起こし難い、リード・オーバー・チップ型
のパッケージ装置について開示されている。このリード
・オーバー・チップ型のリードフレーム２５は半導体回
路２１の活動的表面上を覆っている。この半導体チップ
の裏面はアミノプロピルトリエトキシシラン皮膜２１ａ
によって覆われている。このアミノプロピルトリエトキ
シシラン皮膜２１ａは半導体回路２１裏面と装置をカプ
セル封入するための成形コンパウンド２６との間の接着
力を増進させる。これによって、リフローはんだの間に
チップの不活動的表面と成形コンパウンドとの間で層剥
離が発生することのためのパッケージクラックを低減す
ることができる。
【図面の簡単な説明】
【図１】典型的な集積回路装置パッケージの断面図。
【図２】ａは下部の半導体チップの接続を示す、リード
・オーバー・チップの中央ボンド装置の平面図。ｂは接
続ワイヤボンドを示す、リード・オーバー・チップの中
央ボンド装置の平面図。ｃはカプセル封入用の成形コン
パウンドを透明なものとした、リード・オーバー・チッ
プの中央ボンド装置の平面図。ｄは完成したリード・オ
ーバー・チップの中央ボンドパッケージの側面図。ｅは
完成したリード・オーバー・チップの中央ボンド集積回
路パッケージの、一部分的を取り除いた外観図。ｆはリ
ードフレーム、接着テープ、半導体チップを示す、リー
ド・オーバー・チップの中央ボンド装置の展開外観図。
【図３】カプセル封入材料のクラックを示す、ＬＯＣパ
ッケージの断面図。
【図４】半導体チップの不活動的表面上のアミノプロピ
ルトリエトキシシラン皮膜を示す、ＬＯＣパッケージの
断面図。
【符号の説明】
１０ 実装された半導体装置 １１ 半導体集積チップ １２ チップサポートパッド １４ ワイヤボンド １５ リードフィンガ １６ 成形コンパウンド ２０ 実装された装置 ２１ 半導体集積回路チップ ２２ 両面接着テープ ２３ ボンドパッド ２４ ワイヤボンド ２５ リード・オーバー・チップ型のリードフレーム ２６ 樹脂カプセル封入材 ２７ リードフィンガ ２８ 電源バス ２９ クラック
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/50 Ｘ 9272−4Ｍ Ｓ 9272−4Ｍ Ｙ 9272−4Ｍ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 リード・オーバー・チップ型のリードフ
    レームへのマウントに適した半導体集積回路チップであ
    って、 活動的な表面と不活動的な裏面とを有する集積回路チッ
    プであって、前記活動的な表面がリード・オーバー・チ
    ップのリードフレームに取り付けられた集積回路チッ
    プ、 前記集積回路チップの前記不活動的な裏面上のアミノプ
    ロピルトリエトキシシラン皮膜、 を含む半導体集積回路チップ。
  2. 【請求項２】 印刷回路板へのサーフェスマウント中に
    おけるパッケージのクラック発生に耐性のある、半導体
    実装装置製造方法であって、 半導体チップの活動的な側をリード・オーバー・チップ
    のリードフレームへつなぐこと、 前記半導体チップの不活動的な側へアミノプロピルトリ
    エトキシシラン膜を取り付けること、 前記半導体チップと前記リード・オーバー・チップ型の
    リードフレームとを樹脂中へ封入して実装し、印刷回路
    板へサーフェスマウントされる実装装置を形成するこ
    と、 を含む方法。
JP24355091A 1990-09-24 1991-09-24 半導体集積回路チップ Pending JPH0613502A (ja)

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