JP2765606B2 - 半導体パッケージ構造 - Google Patents
半導体パッケージ構造Info
- Publication number
- JP2765606B2 JP2765606B2 JP17542692A JP17542692A JP2765606B2 JP 2765606 B2 JP2765606 B2 JP 2765606B2 JP 17542692 A JP17542692 A JP 17542692A JP 17542692 A JP17542692 A JP 17542692A JP 2765606 B2 JP2765606 B2 JP 2765606B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon
- semiconductor package
- package structure
- mold
- package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、シリコン・オン・シリ
コン−デバイスのトランスファモールドパッケージにお
ける半導体パッケージ構造に関する。
コン−デバイスのトランスファモールドパッケージにお
ける半導体パッケージ構造に関する。
【０００２】
【従来の技術】近年、図３に示すようなシリコン基板２
上にシリコンチップ１をバンプ３を介してフリップチッ
プボンディング接続するシリコン・オン・シリコン実装技
術の開発が盛んに進められている。このシリコン・オン・
シリコン実装技術は大サイズチップの搭載が容易であ
り、信頼性にも優れ、多機能化・大容量化・高密度化が容
易である等の特徴を有している。すなわち、シリコン・
オン・シリコン実装技術は次世代の高密度実装技術とし
て大きく期待される技術なのである。
上にシリコンチップ１をバンプ３を介してフリップチッ
プボンディング接続するシリコン・オン・シリコン実装技
術の開発が盛んに進められている。このシリコン・オン・
シリコン実装技術は大サイズチップの搭載が容易であ
り、信頼性にも優れ、多機能化・大容量化・高密度化が容
易である等の特徴を有している。すなわち、シリコン・
オン・シリコン実装技術は次世代の高密度実装技術とし
て大きく期待される技術なのである。
【０００３】シリコン・オン・シリコン−デバイスのパッ
ケージング方法としては、図４に示すようなトランスフ
ァモールドパッケージ形態が一つの手法として考えられ
ている。このトランスファモールドパッケージは次のよ
うなプロセスによって形成される。 (１) シリコン基板２上にシリコンチップ１をバンプ３
を介してフリップチップボンディング接続したシリコン
・オン・シリコン−デバイスをリードフレーム４上にダイ
ホンディングする。 (２) シリコン・オン・シリコン−デバイスの端子とリー
ドフレーム４とをワイヤー５によってワイヤーボンディ
ングする。 (３) 必要に応じて、シリコンチップ１とシリコン基板
２との間に界面樹脂７を注入する。 (４) 金型にモールド樹脂８を流し込みトランスファモ
ールドする。
ケージング方法としては、図４に示すようなトランスフ
ァモールドパッケージ形態が一つの手法として考えられ
ている。このトランスファモールドパッケージは次のよ
うなプロセスによって形成される。 (１) シリコン基板２上にシリコンチップ１をバンプ３
を介してフリップチップボンディング接続したシリコン
・オン・シリコン−デバイスをリードフレーム４上にダイ
ホンディングする。 (２) シリコン・オン・シリコン−デバイスの端子とリー
ドフレーム４とをワイヤー５によってワイヤーボンディ
ングする。 (３) 必要に応じて、シリコンチップ１とシリコン基板
２との間に界面樹脂７を注入する。 (４) 金型にモールド樹脂８を流し込みトランスファモ
ールドする。
【０００４】
【発明が解決しようとする課題】しかしながら、上述の
ようなトランスファモールドパッケージによってシリコ
ン・オン・シリコン−デバイスをパッケージングした場合
には、一般的にシリコンチップ１の裏面とモールド樹脂
との密着性が悪い。したがって、温度サイクルテストの
ような信頼性試験において、図５に示すように、シリコ
ンチップ１の裏面エッジ部からモールド樹脂８の表面に
かけてパッケージクラック９が生じ易くなるという問題
がある。
ようなトランスファモールドパッケージによってシリコ
ン・オン・シリコン−デバイスをパッケージングした場合
には、一般的にシリコンチップ１の裏面とモールド樹脂
との密着性が悪い。したがって、温度サイクルテストの
ような信頼性試験において、図５に示すように、シリコ
ンチップ１の裏面エッジ部からモールド樹脂８の表面に
かけてパッケージクラック９が生じ易くなるという問題
がある。
【０００５】そこで、この発明の目的は、パッケージク
ラックの発生を防止して大きく寿命を向上させることが
できる半導体パッケージ構造を提供することにある。
ラックの発生を防止して大きく寿命を向上させることが
できる半導体パッケージ構造を提供することにある。
【０００６】
【課題を解決するための手段】上記目的を達成するた
め、第１の発明は、シリコン回路配線板に他のシリコン
回路配線板をフリップチップボンディング接続によって
搭載したシリコン・オン・シリコン−デバイスをトランス
ファモールドパッケージングした半導体パッケージ構造
において、上記シリコン回路配線板の裏面におけるモー
ルド樹脂との界面に有機系の耐熱性接着剤をコーティン
グしたことを特徴としている。
め、第１の発明は、シリコン回路配線板に他のシリコン
回路配線板をフリップチップボンディング接続によって
搭載したシリコン・オン・シリコン−デバイスをトランス
ファモールドパッケージングした半導体パッケージ構造
において、上記シリコン回路配線板の裏面におけるモー
ルド樹脂との界面に有機系の耐熱性接着剤をコーティン
グしたことを特徴としている。
【０００７】また、第２の発明は、第１の発明の半導体
パッケージ構造において、上記有機系の耐熱性接着剤は
ポリイミド系樹脂であることを特徴としている。
パッケージ構造において、上記有機系の耐熱性接着剤は
ポリイミド系樹脂であることを特徴としている。
【０００８】
【作用】第１の発明では、シリコン回路配線板に他のシ
リコン回路配線板をフリップチップボンディング接続に
よって搭載したシリコン・オン・シリコン−デバイスをト
ランスファモールドパッケージングする際に、上記シリ
コン回路配線板の裏面におけるモールド樹脂との界面に
有機系の耐熱性接着剤がコーティングされる。こうし
て、上記シリコン回路配線板の裏面とモールド樹脂との
密着性が改善される。
リコン回路配線板をフリップチップボンディング接続に
よって搭載したシリコン・オン・シリコン−デバイスをト
ランスファモールドパッケージングする際に、上記シリ
コン回路配線板の裏面におけるモールド樹脂との界面に
有機系の耐熱性接着剤がコーティングされる。こうし
て、上記シリコン回路配線板の裏面とモールド樹脂との
密着性が改善される。
【０００９】第２の発明では、上記有機系の耐熱性接着
剤としてポリイミド系樹脂が用いられて、上記シリコン
回路配線板の裏面とモールド樹脂との密着性が容易に且
つ効果的に改善される。
剤としてポリイミド系樹脂が用いられて、上記シリコン
回路配線板の裏面とモールド樹脂との密着性が容易に且
つ効果的に改善される。
【００１０】
【実施例】以下、この発明を図示の実施例により詳細に
説明する。本実施例は、シリコン・オン・シリコン−デバ
イスのシリコンチップの裏面に、モールド樹脂との密着
性を促進するような有機系の耐熱性接着剤をコーティン
グすることによってパッケージクラックの発生を防止す
るものである。
説明する。本実施例は、シリコン・オン・シリコン−デバ
イスのシリコンチップの裏面に、モールド樹脂との密着
性を促進するような有機系の耐熱性接着剤をコーティン
グすることによってパッケージクラックの発生を防止す
るものである。
【００１１】図１は本実施例の半導体パッケージ構造に
おける一例を示し、図４および図５と同じ部品について
は同じ番号を付している。図１は、シリコンチップ１の
裏面に上記有機系の耐熱性接着剤としてのポリイミド系
樹脂１１をコーティングしたトランスファモールドパッ
ケージ品である。このような構造のトランスファモール
ドパッケージ品は、上述した従来のトランスファモール
ドパッケージ・プロセスにおける(２)のワイヤーボンデ
ィングプロセスの後に、シリコンチップ１裏面にポリイ
ミド系樹脂１１をコーティングするプロセスを挿入する
ことによって形成できる。
おける一例を示し、図４および図５と同じ部品について
は同じ番号を付している。図１は、シリコンチップ１の
裏面に上記有機系の耐熱性接着剤としてのポリイミド系
樹脂１１をコーティングしたトランスファモールドパッ
ケージ品である。このような構造のトランスファモール
ドパッケージ品は、上述した従来のトランスファモール
ドパッケージ・プロセスにおける(２)のワイヤーボンデ
ィングプロセスの後に、シリコンチップ１裏面にポリイ
ミド系樹脂１１をコーティングするプロセスを挿入する
ことによって形成できる。
【００１２】こうして得られたトランスファモールドパ
ッケージ品および図４に示す従来のトランスファモール
ド方法によるパッケージ品を用いて、実際に温度サイク
ル試験(−６５℃⇔１５０℃)を実施した。その結果、図
４に示すようにシリコンチップ１の裏面にポリイミド系
樹脂をコーティングしない場合には２００サイクルでパ
ッケージクラックが生じたのに対し、本実施例における
ポリイミド系樹脂１１をコーティングしたパッケージ品
は６００サイクル後でもパッケージクラックは発生しな
い。この結果、上記シリコンチップ１の裏面に有機系の
耐熱性接着剤であるポリイミド系樹脂１１をコーティン
グすることによって、シリコンチップ１とモールド樹脂
８との密着性が促進されてパッケージクラックの発生が
防止されることが立証された。
ッケージ品および図４に示す従来のトランスファモール
ド方法によるパッケージ品を用いて、実際に温度サイク
ル試験(−６５℃⇔１５０℃)を実施した。その結果、図
４に示すようにシリコンチップ１の裏面にポリイミド系
樹脂をコーティングしない場合には２００サイクルでパ
ッケージクラックが生じたのに対し、本実施例における
ポリイミド系樹脂１１をコーティングしたパッケージ品
は６００サイクル後でもパッケージクラックは発生しな
い。この結果、上記シリコンチップ１の裏面に有機系の
耐熱性接着剤であるポリイミド系樹脂１１をコーティン
グすることによって、シリコンチップ１とモールド樹脂
８との密着性が促進されてパッケージクラックの発生が
防止されることが立証された。
【００１３】図２は、図１とは異なる実施例における半
導体パッケージ構造を示す。本実施例においては、シリ
コンチップ１の裏面に加えてリードフレームダイパッド
４の裏面にもポリイミド系樹脂１１をコーティングす
る。こうすることによって、上記リードフレームダイパ
ッド４とモールド樹脂８との密着性が促進される。した
がって、シリコンチップ１の裏面エッジ部からモールド
樹脂８の表面にかけのパッケージクラックのみならず、
リードフレームダイパッド４の裏面からモールド樹脂８
の表面にかけてのパッケージクラックも防止できる。
導体パッケージ構造を示す。本実施例においては、シリ
コンチップ１の裏面に加えてリードフレームダイパッド
４の裏面にもポリイミド系樹脂１１をコーティングす
る。こうすることによって、上記リードフレームダイパ
ッド４とモールド樹脂８との密着性が促進される。した
がって、シリコンチップ１の裏面エッジ部からモールド
樹脂８の表面にかけのパッケージクラックのみならず、
リードフレームダイパッド４の裏面からモールド樹脂８
の表面にかけてのパッケージクラックも防止できる。
【００１４】したがって、本実施例によれば、さらなる
パッケージクラック発生防止効果を奏する。
パッケージクラック発生防止効果を奏する。
【００１５】上記各実施例においては、上記シリコン基
板２上に１つのシリコンチップ１を搭載したシリコン・
オン・シリコン−デバイスの場合について説明したが、
多数個のシリコンチップが搭載されたシリコン・オン・シ
リコン−デバイスであっても同様の効果が得られること
は言うまでもない。また、この発明における上記有機系
の耐熱性接着剤はポリイミド系樹脂に限定されないこと
も言うまでもない。
板２上に１つのシリコンチップ１を搭載したシリコン・
オン・シリコン−デバイスの場合について説明したが、
多数個のシリコンチップが搭載されたシリコン・オン・シ
リコン−デバイスであっても同様の効果が得られること
は言うまでもない。また、この発明における上記有機系
の耐熱性接着剤はポリイミド系樹脂に限定されないこと
も言うまでもない。
【００１６】
【発明の効果】以上より明らかなように、第１の発明の
半導体パッケージ構造は、シリコン・オン・シリコン−デ
バイスをトランスファモールドパッケージングする際
に、上記シリコン回路配線板の裏面におけるモールド樹
脂との界面に有機系の耐熱性接着剤をコーティングした
ので、上記シリコン回路配線板の裏面とモールド樹脂と
の密着性が向上する。したがって、この発明によれば、
温度サイクルテストのような信頼性試験において、シリ
コン回路配線板の裏面エッジからモールド樹脂側へのパ
ッケージクラックの発生を防止でき、シリコン回路配線
板の寿命を大きく向上できる。
半導体パッケージ構造は、シリコン・オン・シリコン−デ
バイスをトランスファモールドパッケージングする際
に、上記シリコン回路配線板の裏面におけるモールド樹
脂との界面に有機系の耐熱性接着剤をコーティングした
ので、上記シリコン回路配線板の裏面とモールド樹脂と
の密着性が向上する。したがって、この発明によれば、
温度サイクルテストのような信頼性試験において、シリ
コン回路配線板の裏面エッジからモールド樹脂側へのパ
ッケージクラックの発生を防止でき、シリコン回路配線
板の寿命を大きく向上できる。
【００１７】また、第２の発明の半導体パッケージ構造
は、上記有機系の耐熱性接着剤としてポリイミド系樹脂
を使用したので、上記シリコン回路配線板の裏面とモー
ルド樹脂との密着性を容易に確実に向上できる。したが
って、パッケージクラックの発生を防止してシリコン回
路配線板の寿命を大きく向上させる半導体パッケージ構
造を提供できる。
は、上記有機系の耐熱性接着剤としてポリイミド系樹脂
を使用したので、上記シリコン回路配線板の裏面とモー
ルド樹脂との密着性を容易に確実に向上できる。したが
って、パッケージクラックの発生を防止してシリコン回
路配線板の寿命を大きく向上させる半導体パッケージ構
造を提供できる。
【図１】この発明の半導体パッケージ構造の一実施例に
おける断面図である。
おける断面図である。
【図２】図１とは異なる実施例における断面図である。
【図３】シリコン・オン・シリコン−デバイスの断面図で
ある。
ある。
【図４】従来のシリコン・オン・シリコン−デバイスのト
ランスファモールドパッケージ品の断面図である。
ランスファモールドパッケージ品の断面図である。
【図５】図４に示すトランスファモールドパッケージ品
にパケージクラックが生じた場合の一例を示す断面図で
ある。
にパケージクラックが生じた場合の一例を示す断面図で
ある。
１…シリコンチップ、 ２…シリコン基
板、３…バンプ、 ４…リード
フレーム、７…界面樹脂、 ８…
モールド樹脂、１１…ポリイミド系樹脂。
板、３…バンプ、 ４…リード
フレーム、７…界面樹脂、 ８…
モールド樹脂、１１…ポリイミド系樹脂。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 23/29 H01L 23/31
Claims (2)
- 【請求項１】 シリコン回路配線板に他のシリコン回路
配線板をフリップチップボンディング接続によって搭載
したシリコン・オン・シリコン−デバイスをトランスファ
モールドパッケージングした半導体パッケージ構造にお
いて、 上記シリコン回路配線板の裏面におけるモールド樹脂と
の界面に有機系の耐熱性接着剤をコーティングしたこと
を特徴とする半導体パッケージ構造。 - 【請求項２】 請求項１に記載の半導体パッケージ構造
において、 上記有機系の耐熱性接着剤はポリイミド系樹脂であるこ
とを特徴とする半導体パッケージ構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17542692A JP2765606B2 (ja) | 1992-07-02 | 1992-07-02 | 半導体パッケージ構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17542692A JP2765606B2 (ja) | 1992-07-02 | 1992-07-02 | 半導体パッケージ構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0621271A JPH0621271A (ja) | 1994-01-28 |
| JP2765606B2 true JP2765606B2 (ja) | 1998-06-18 |
Family
ID=15995897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17542692A Expired - Fee Related JP2765606B2 (ja) | 1992-07-02 | 1992-07-02 | 半導体パッケージ構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2765606B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3866880B2 (ja) * | 1999-06-28 | 2007-01-10 | 株式会社日立製作所 | 樹脂封止型電子装置 |
| JP2010147153A (ja) * | 2008-12-17 | 2010-07-01 | Shinko Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
1992
- 1992-07-02 JP JP17542692A patent/JP2765606B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0621271A (ja) | 1994-01-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6191487B1 (en) | Semiconductor and flip chip packages and method having a back-side connection | |
| US6414381B1 (en) | Interposer for separating stacked semiconductor chips mounted on a multi-layer printed circuit board | |
| US6555917B1 (en) | Semiconductor package having stacked semiconductor chips and method of making the same | |
| JP3332516B2 (ja) | 露出裏面を有する熱強化型半導体デバイスと、その製造方法 | |
| US5418189A (en) | Integrated circuit device and method to prevent cracking during surface mount | |
| US8062933B2 (en) | Method for fabricating heat dissipating package structure | |
| US20020163075A1 (en) | Semiconductor package with embedded heat-dissipating device | |
| US6429530B1 (en) | Miniaturized chip scale ball grid array semiconductor package | |
| TW565918B (en) | Semiconductor package with heat sink | |
| KR20030018642A (ko) | 스택 칩 모듈 | |
| US6650015B2 (en) | Cavity-down ball grid array package with semiconductor chip solder ball | |
| US7091623B2 (en) | Multi-chip semiconductor package and fabrication method thereof | |
| JP3547303B2 (ja) | 半導体装置の製造方法 | |
| JPH07193162A (ja) | ボールグリッドアレイ半導体装置及びその実装基板 | |
| JP2765606B2 (ja) | 半導体パッケージ構造 | |
| JPH11274375A (ja) | 半導体装置及びその製造方法 | |
| JPH0855875A (ja) | 半導体装置 | |
| JPH098186A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP3339881B2 (ja) | 半導体集積回路装置およびその製造方法 | |
| JP3655338B2 (ja) | 樹脂封止型半導体装置及びその製造方法 | |
| US6710434B1 (en) | Window-type semiconductor package and fabrication method thereof | |
| JPH0964244A (ja) | 半導体装置およびその製造方法 | |
| JP3153809B2 (ja) | 半導体装置 | |
| JPH0345542B2 (ja) | ||
| US20100007010A1 (en) | Semiconductor package, method for enhancing the bond of a bonding wire, and method for manufacturing a semiconductor package |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080403 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090403 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |