JPH0611089B2 - ディジタルオーディオ機器のミュート回路 - Google Patents
ディジタルオーディオ機器のミュート回路Info
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- JPH0611089B2 JPH0611089B2 JP1207773A JP20777389A JPH0611089B2 JP H0611089 B2 JPH0611089 B2 JP H0611089B2 JP 1207773 A JP1207773 A JP 1207773A JP 20777389 A JP20777389 A JP 20777389A JP H0611089 B2 JPH0611089 B2 JP H0611089B2
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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- G—PHYSICS
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- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
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- G11B20/24—Signal processing not specific to the method of recording or reproducing; Circuits therefor for reducing noise
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/34—Muting amplifier when no signal is present
- H03G3/345—Muting during a short period of time when noise pulses are detected, i.e. blanking
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- H03—ELECTRONIC CIRCUITRY
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- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
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- H03G3/34—Muting amplifier when no signal is present
- H03G3/348—Muting in response to a mechanical action or to power supply variations, e.g. during tuning; Click removal circuits
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- Amplifiers (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Circuit For Audible Band Transducer (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は音声信号をディジタルデータに変換して処理す
るディジタルオーディオ機器に係るもので、特に電源オ
フ時の瞬間的な雑音システムの回路的な影響又は外部影
響によってデータが損傷される時に発生される無データ
状態の雑音をミュートする回路に係るものである。
るディジタルオーディオ機器に係るもので、特に電源オ
フ時の瞬間的な雑音システムの回路的な影響又は外部影
響によってデータが損傷される時に発生される無データ
状態の雑音をミュートする回路に係るものである。
従来の技術及び問題点 通常に、ディジタルオーディオ機器は記録媒体や放送さ
れるＲＦ信号を入力してディジタルデータ形態に変換し
た後、ディジタルデータを処理したのちアナログ信号形
態に変換して可聴し得る音声を出力する。
れるＲＦ信号を入力してディジタルデータ形態に変換し
た後、ディジタルデータを処理したのちアナログ信号形
態に変換して可聴し得る音声を出力する。
上記ディジタルオーディオ機器にはディジタルテープレ
コーダ及びコンパクトディスクプレーヤー、パルスコー
ドモジュレーションプロセッサ、ディジタルチューナ
ー、ディジタル増幅器等の多種類がある。
コーダ及びコンパクトディスクプレーヤー、パルスコー
ドモジュレーションプロセッサ、ディジタルチューナ
ー、ディジタル増幅器等の多種類がある。
上記のようなディジタルオーディオ機器において従来の
ミュート回路は第１図のように処理されて変換されたア
ナログ音声信号を増幅出力する低周波増幅器１０の出力
端と接地との間に電子スイッチＳＷ１を接続し、システ
ムコントローラーからライン１３を通じて印加されるミ
ュート要求信号によって電子スイッチＳＷ１をオンして
上記低周波増幅器１０の出力を接地に通過させて発生さ
れる雑音をミュートしていた。
ミュート回路は第１図のように処理されて変換されたア
ナログ音声信号を増幅出力する低周波増幅器１０の出力
端と接地との間に電子スイッチＳＷ１を接続し、システ
ムコントローラーからライン１３を通じて印加されるミ
ュート要求信号によって電子スイッチＳＷ１をオンして
上記低周波増幅器１０の出力を接地に通過させて発生さ
れる雑音をミュートしていた。
しかし、第２図（イ）のような低周波増幅器１０の音声
信号は第２図（ロ）のようなミュート要求信号がハイ論
理状態に変化する瞬間にターンオンされる電子スイッチ
ＳＷ１の瞬間的なポップノイズによって第２図（ハ）の
ような音声信号が出力されることによりミュートされる
瞬間ポツプノイズ、即ち過度現象によってビート音のよ
うに聞きずらい鋭いビート音が発生される問題点があっ
た。
信号は第２図（ロ）のようなミュート要求信号がハイ論
理状態に変化する瞬間にターンオンされる電子スイッチ
ＳＷ１の瞬間的なポップノイズによって第２図（ハ）の
ような音声信号が出力されることによりミュートされる
瞬間ポツプノイズ、即ち過度現象によってビート音のよ
うに聞きずらい鋭いビート音が発生される問題点があっ
た。
問題点を解決するための手段 したがって、本発明は電源オフ時のポップノイズやシス
テム自体及び外部の影響によってデータが損傷されてミ
ュートしようとする時に生成されるポツプノイズによる
聞きずらいビート音の発生を防止し得るディジタルオー
ディオ機器のミュート回路を提供することにある。
テム自体及び外部の影響によってデータが損傷されてミ
ュートしようとする時に生成されるポツプノイズによる
聞きずらいビート音の発生を防止し得るディジタルオー
ディオ機器のミュート回路を提供することにある。
実施例 以下、本発明を添付図面を参照して詳細に説明する。第
３図は本発明の回路図であって、 アナログ−ディジタル（以下、Ａ−Ｄという）変換器か
ら所定ビットのディジタル音声信号を入力して制御処理
して処理された所定ビットのディジタルデータのワード
クロック列及びミュート制御信号を出力するディジタル
シグナルプロセッサ（以下、ＤＳＰという）３０と、 上記ＤＳＰ３０からディジタルデータとワードクロック
を入力して上記ワードクロックによって上記ディジタル
データをラツチする第１ラツチ回路３１と、 上記第１ラッチ回路３１から入力されるディジタルデー
タを上記ＤＳＰ３０から印加されるワードクロックによ
ってラッチして遅延させる第２ラッチ回路３２と、 上記第１ラッチ回路３１及び第２ラッチ回路３２のディ
ジタルデータを比較して音声信号の振幅増加または減少
状態を検出した比較信号を発生する比較回路３３と、 上記ＤＳＰ３０から印加されるミュート制御信号によっ
て上記比較回路３３の比較信号と上記ラッチ回路３１か
ら最上位のビットデータ、即ち符号データを入力して上
記二つの入力信号の論理値により予めセッティングされ
た他のアドレスを発生するアドレスエンコーダ３４と、 上記アドレスエンコーダ３４から出力されるアドレスを
上記ＤＳＰ３０から印加されるミュート制御信号によっ
て入力した後、上記ＤＳＰ３０から印加されるワードク
ロック列によって上記入力したアドレスから一定の回数
に１ずつ増加する順次アドレスを発生するカウンター３
５と、 上記カウンター３５の一定の回数に１ずつ増加する順次
アドレスに該当する番地に予め貯蔵された第２ディジタ
ルデータを読出すメモリ３６と、 上記第１ラッチ回路３１から第１入力ポットに入力され
る第１ディジタルデータを第２入力ポットに常に印加さ
れてある固定データと除算して除算された第３ディジタ
ルデータを発生する除算器３７と、 上記メモリ３６から読出される第２ディジタルデータと
上記除算器３７から発生された第３ディジタルデータと
乗算して乗算された第４ディジタルデータを発生する乗
算器３８と、 上記ＤＳＰ３０からミュート制御信号及び第１ディジタ
ルデータを、そして上記乗算器３８から第４ディジタル
データを入力して上記ミュート制御信号の論理状態によ
って上記第１又は第４ディジタルデータをディジタル−
アナログ（以下、Ｄ−Ａとする）変換器に選択出力する
スイッチ回路３９とから構成する。
３図は本発明の回路図であって、 アナログ−ディジタル（以下、Ａ−Ｄという）変換器か
ら所定ビットのディジタル音声信号を入力して制御処理
して処理された所定ビットのディジタルデータのワード
クロック列及びミュート制御信号を出力するディジタル
シグナルプロセッサ（以下、ＤＳＰという）３０と、 上記ＤＳＰ３０からディジタルデータとワードクロック
を入力して上記ワードクロックによって上記ディジタル
データをラツチする第１ラツチ回路３１と、 上記第１ラッチ回路３１から入力されるディジタルデー
タを上記ＤＳＰ３０から印加されるワードクロックによ
ってラッチして遅延させる第２ラッチ回路３２と、 上記第１ラッチ回路３１及び第２ラッチ回路３２のディ
ジタルデータを比較して音声信号の振幅増加または減少
状態を検出した比較信号を発生する比較回路３３と、 上記ＤＳＰ３０から印加されるミュート制御信号によっ
て上記比較回路３３の比較信号と上記ラッチ回路３１か
ら最上位のビットデータ、即ち符号データを入力して上
記二つの入力信号の論理値により予めセッティングされ
た他のアドレスを発生するアドレスエンコーダ３４と、 上記アドレスエンコーダ３４から出力されるアドレスを
上記ＤＳＰ３０から印加されるミュート制御信号によっ
て入力した後、上記ＤＳＰ３０から印加されるワードク
ロック列によって上記入力したアドレスから一定の回数
に１ずつ増加する順次アドレスを発生するカウンター３
５と、 上記カウンター３５の一定の回数に１ずつ増加する順次
アドレスに該当する番地に予め貯蔵された第２ディジタ
ルデータを読出すメモリ３６と、 上記第１ラッチ回路３１から第１入力ポットに入力され
る第１ディジタルデータを第２入力ポットに常に印加さ
れてある固定データと除算して除算された第３ディジタ
ルデータを発生する除算器３７と、 上記メモリ３６から読出される第２ディジタルデータと
上記除算器３７から発生された第３ディジタルデータと
乗算して乗算された第４ディジタルデータを発生する乗
算器３８と、 上記ＤＳＰ３０からミュート制御信号及び第１ディジタ
ルデータを、そして上記乗算器３８から第４ディジタル
データを入力して上記ミュート制御信号の論理状態によ
って上記第１又は第４ディジタルデータをディジタル−
アナログ（以下、Ｄ−Ａとする）変換器に選択出力する
スイッチ回路３９とから構成する。
上述した第３図を参照して本発明を詳細に説明する。電
源オンの状態でＤＳＰ３０は常にワードクロック列を発
生してライン４２に出力する。そして、ＤＳＰ３０は定
常的な動作時、即ちＡ−Ｄ変換器から入力される音声デ
ィジタル信号を制御処理した第１ディジタルデータをバ
スライン４０及びスイッチング回路３９を通じてＡ−Ｄ
変換器に出力しようとする時は基底論理状態のミュート
制御信号をライン４１に出力し、ミュート動作時には一
定論理状態のミュート制御信号をライン４１に出力す
る。
源オンの状態でＤＳＰ３０は常にワードクロック列を発
生してライン４２に出力する。そして、ＤＳＰ３０は定
常的な動作時、即ちＡ−Ｄ変換器から入力される音声デ
ィジタル信号を制御処理した第１ディジタルデータをバ
スライン４０及びスイッチング回路３９を通じてＡ−Ｄ
変換器に出力しようとする時は基底論理状態のミュート
制御信号をライン４１に出力し、ミュート動作時には一
定論理状態のミュート制御信号をライン４１に出力す
る。
スイッチング回路３９は基底論理状態のミュート制御信
号によって上記バスライン４０上の第１ディジタルデー
タを入力してＤ−Ａ変換器に出力する。一方この時、第
１ラッチ回路３１は上記ＤＳＰ３０からライン４２を通
じて印加されるワードクロック列によって上記ＤＳＰ３
０からバスライン４０を通じて入力される第１ディジタ
ルデータをラッチしてバスライン４３に出力する。そし
て、第２ラッチ回路３２は上記ライン４２を通じて印加
されるワードクロックによって上記バスライン４３上の
第１ディジタデータをラツチすることによりワードクロ
ック周期程に遅延させて比較回路３３に印加して出力す
る。
号によって上記バスライン４０上の第１ディジタルデー
タを入力してＤ−Ａ変換器に出力する。一方この時、第
１ラッチ回路３１は上記ＤＳＰ３０からライン４２を通
じて印加されるワードクロック列によって上記ＤＳＰ３
０からバスライン４０を通じて入力される第１ディジタ
ルデータをラッチしてバスライン４３に出力する。そし
て、第２ラッチ回路３２は上記ライン４２を通じて印加
されるワードクロックによって上記バスライン４３上の
第１ディジタデータをラツチすることによりワードクロ
ック周期程に遅延させて比較回路３３に印加して出力す
る。
この状態でＤＳＰ３０は自体のシステムによって損傷さ
れた音声ディジタルデータがＡ−Ｄ変換器から入力され
るとか、聴取者によってミュート要求のある時、ライン
４１上に出力してある基底論理状態のミュート制御信号
を、一定論理状態のミュート制御信号として論理状態を
反転させて出力する。この時、比較回路３３は上記バス
ライン４３上に出力された第１ラッチ回路３１の出力で
あるミュート状態になる前の第１ディジタルデータと上
記第２ラッチ回路３２から上記第１ラッチ回路３１の出
力のすぐ先に出力された第１ディジタルデータを入力し
て上記二つの入力データを比較することにより音声情報
の波形が増加状態であったか、又は減少状態であったか
を論理状態によって知ることができる比較信号をアドレ
スエンコーダー３４に出力する。
れた音声ディジタルデータがＡ−Ｄ変換器から入力され
るとか、聴取者によってミュート要求のある時、ライン
４１上に出力してある基底論理状態のミュート制御信号
を、一定論理状態のミュート制御信号として論理状態を
反転させて出力する。この時、比較回路３３は上記バス
ライン４３上に出力された第１ラッチ回路３１の出力で
あるミュート状態になる前の第１ディジタルデータと上
記第２ラッチ回路３２から上記第１ラッチ回路３１の出
力のすぐ先に出力された第１ディジタルデータを入力し
て上記二つの入力データを比較することにより音声情報
の波形が増加状態であったか、又は減少状態であったか
を論理状態によって知ることができる比較信号をアドレ
スエンコーダー３４に出力する。
アドレスエンコーダー３４は上記ＤＳＰ３０からライン
４１を通じて印加されるミュート制御信号の論理状態が
基底論理状態で一定論理状態に変化する時、上記比較回
路３３の比較信号及び上記第１ラッチ回路３１の最上位
のビット、即ち符号データの論理状態を検査して上記入
力信号論理状態に音声情報の波形変化の状態を感知する
ことにより音声情報の波形変化により予めセッティング
されたそれぞれ異なる論理値を持つアドレスの中での一
てのアドレスをカウンター３５に選択出力する。
４１を通じて印加されるミュート制御信号の論理状態が
基底論理状態で一定論理状態に変化する時、上記比較回
路３３の比較信号及び上記第１ラッチ回路３１の最上位
のビット、即ち符号データの論理状態を検査して上記入
力信号論理状態に音声情報の波形変化の状態を感知する
ことにより音声情報の波形変化により予めセッティング
されたそれぞれ異なる論理値を持つアドレスの中での一
てのアドレスをカウンター３５に選択出力する。
この時、カウンター３５も上記ラインを通じて印加され
るミュート制御信号の論理状態が基底論理状態で一定論
理状態に変化する時、上記アドレスエンコーダー３４か
ら出力されるアドレスをロードした後、上記ライン４２
を通じてＤＳＰ３０から印加されるワードクロック列に
よって上記ワードされたアドレスの論理値から１ずつ増
加する所定数の順次アドレスをメモリ３６に出力する。
そこで、メモリ３６は上記カウンター３５から出力され
る順次アドレスが指定する番地に予め貯蔵された第２デ
ィジタルデータを読出して乗算器３８に順次的に出力す
る。
るミュート制御信号の論理状態が基底論理状態で一定論
理状態に変化する時、上記アドレスエンコーダー３４か
ら出力されるアドレスをロードした後、上記ライン４２
を通じてＤＳＰ３０から印加されるワードクロック列に
よって上記ワードされたアドレスの論理値から１ずつ増
加する所定数の順次アドレスをメモリ３６に出力する。
そこで、メモリ３６は上記カウンター３５から出力され
る順次アドレスが指定する番地に予め貯蔵された第２デ
ィジタルデータを読出して乗算器３８に順次的に出力す
る。
一方、第１ラッチ回路３１からバスライン４３を通じて
第１ディジタルデータを入力する除算器３７はバスライ
ン４４を通じて常に印加されてある固定ディジタルデー
タに上記第１ディジタルデータを除算して除算された第
３ディジタルデータを生成して除算器３８に出力する。
第１ディジタルデータを入力する除算器３７はバスライ
ン４４を通じて常に印加されてある固定ディジタルデー
タに上記第１ディジタルデータを除算して除算された第
３ディジタルデータを生成して除算器３８に出力する。
この時、上記メモリ３６から第２ディジタルデータと上
記除算器３７から第３ディジタルデータを入力する乗算
器３８は上記第２ディジタルデータと第３ディジタルデ
ータを乗算して乗算された第４ディジタルデータをスイ
ッチング回路３９に出力する。
記除算器３７から第３ディジタルデータを入力する乗算
器３８は上記第２ディジタルデータと第３ディジタルデ
ータを乗算して乗算された第４ディジタルデータをスイ
ッチング回路３９に出力する。
そこで、スイッチング回路３９はライン４１を通じて印
加される一定論理状態のミュート制御信号によって上記
乗算器３８の出力である第４ディジタルデータを入力し
てＤ−Ａ変換器に出力する。
加される一定論理状態のミュート制御信号によって上記
乗算器３８の出力である第４ディジタルデータを入力し
てＤ−Ａ変換器に出力する。
付加的に、上記エモリ３６に貯蔵された第２ディジタル
データは一定周波数帯の１周期に対する波形をワードク
ロック周期にサンプリングした後、ｎビットに陽子化し
て順次的にセッティングして置く。
データは一定周波数帯の１周期に対する波形をワードク
ロック周期にサンプリングした後、ｎビットに陽子化し
て順次的にセッティングして置く。
そして、上記乗算器３８から出力される第１ディジタル
データは音声情報の１周期波形において、９０゜の位相
に、180゜の位相に至る区間に対するもので、陽の値で
“０”に減少する波形の形態や270゜の位相で360゜の位
相に至る区間に対するもので、陰の値で“０”に増加す
る波形が出力される。
データは音声情報の１周期波形において、９０゜の位相
に、180゜の位相に至る区間に対するもので、陽の値で
“０”に減少する波形の形態や270゜の位相で360゜の位
相に至る区間に対するもので、陰の値で“０”に増加す
る波形が出力される。
第４図は本発明の又他の実施例の回路図であって、第３
図の同一機能及び同一番号を持つＤＳＰ３０及び第１，
第２ラッチ回路３１，３２，比較回路３３，アドレスエ
ンコーダ３４，カウンター３５，メモリ３６，除算器３
７，乗算器３８，スイッチング３９と、上記第１ラッチ
回路３１と比較回路３３との間に設けられて上記第１ラ
ッチ回路３１の出力を補数置換する第１補数置換回路４
４と、上記第１ラッチ回路３１と比較回路３３との間に
接続されて上記第１ラッチ回路３１の最上位のビット、
即ち符号データによって上記第１補数置換回路４４の出
力とが上記第１ラッチ回路３１の出力を比較回路３３に
スイッチング出力する第２スイッチング回路４７と、上
記第２ラッチ回路３２と比較回路３３との間に設けられ
て上記第２ラッチ回路３２の出力を補数置換する第２補
数置換回路４５と、上記第２ラッチ回路３２の出力の中
で最上位のビット、即ち符号データによって上記第２補
数置換回路４５の出力とか、上記第２ラッチ回路３２の
出力を比較回路３３に選択的にスイッチング出力する第
３スイッチング回路４８と、 上記乗算器３８とスイッチング回路３９との間に設けら
れて上記乗算器３８の出力である第４ディジタルデータ
を補数置換する第３補数置換回路４６と、 上記乗算器３８とスイッチング回路３９との間に接続さ
れて上記第１ラッチ回路３１から印加される第１ディジ
タルデータの最上位とビット、即ち符号データによって
上記乗算器３８の出力とか、上記第３補数置換回路４６
の出力を上記スイッチング回路３９に選択的に出力する
第４スイッチング回路４９とから構成する。
図の同一機能及び同一番号を持つＤＳＰ３０及び第１，
第２ラッチ回路３１，３２，比較回路３３，アドレスエ
ンコーダ３４，カウンター３５，メモリ３６，除算器３
７，乗算器３８，スイッチング３９と、上記第１ラッチ
回路３１と比較回路３３との間に設けられて上記第１ラ
ッチ回路３１の出力を補数置換する第１補数置換回路４
４と、上記第１ラッチ回路３１と比較回路３３との間に
接続されて上記第１ラッチ回路３１の最上位のビット、
即ち符号データによって上記第１補数置換回路４４の出
力とが上記第１ラッチ回路３１の出力を比較回路３３に
スイッチング出力する第２スイッチング回路４７と、上
記第２ラッチ回路３２と比較回路３３との間に設けられ
て上記第２ラッチ回路３２の出力を補数置換する第２補
数置換回路４５と、上記第２ラッチ回路３２の出力の中
で最上位のビット、即ち符号データによって上記第２補
数置換回路４５の出力とか、上記第２ラッチ回路３２の
出力を比較回路３３に選択的にスイッチング出力する第
３スイッチング回路４８と、 上記乗算器３８とスイッチング回路３９との間に設けら
れて上記乗算器３８の出力である第４ディジタルデータ
を補数置換する第３補数置換回路４６と、 上記乗算器３８とスイッチング回路３９との間に接続さ
れて上記第１ラッチ回路３１から印加される第１ディジ
タルデータの最上位とビット、即ち符号データによって
上記乗算器３８の出力とか、上記第３補数置換回路４６
の出力を上記スイッチング回路３９に選択的に出力する
第４スイッチング回路４９とから構成する。
上述した構成によって本発明の又他の実施例を説明す
る。
る。
第４図の詳細な動作は第３図と同じであるのでその詳細
な説明は省略し、第１，第２ラッチ回路３１，３２と比
較回路３３との間のデータ流れと乗算器３８とスイッチ
ング回路３９間のデータ伝送流れのみを説明する。
な説明は省略し、第１，第２ラッチ回路３１，３２と比
較回路３３との間のデータ流れと乗算器３８とスイッチ
ング回路３９間のデータ伝送流れのみを説明する。
第１，２ラッチ回路３１，３２が各々ワードクロックの
１周期と２周期程に遅延した第１ディジタルデータを出
力するが、この時上記ディジタルデータが陽数である
時、第１ディジタルデータはハイ論理状態の最上位のビ
ットデータを出力するようになって第２，第３スイッチ
ング回路４７，４８は各々第１，第２ラッチ回路３１，
３２の出力を入力して比較回路３３に出力し、第４スイ
ッチング回路４９も乗算器３８の第４ディジタルデータ
を入力してスイッチング回路３９に出力する。
１周期と２周期程に遅延した第１ディジタルデータを出
力するが、この時上記ディジタルデータが陽数である
時、第１ディジタルデータはハイ論理状態の最上位のビ
ットデータを出力するようになって第２，第３スイッチ
ング回路４７，４８は各々第１，第２ラッチ回路３１，
３２の出力を入力して比較回路３３に出力し、第４スイ
ッチング回路４９も乗算器３８の第４ディジタルデータ
を入力してスイッチング回路３９に出力する。
上記とは異なり第１ディジタルデータが陰数である時、
第１ディジタルデータはロウ論理状態の最上位のビット
データを出力し、第２，第３スイッチング回路４７，４
８は各々補数置換された第１，第２補数置換回路４４，
４５の出力を入力して比較回路３３に出力し、第４スイ
ッチング回路４９は補数置換された乗算器３８の出力を
入力してスイッチング回路３９に出力する。
第１ディジタルデータはロウ論理状態の最上位のビット
データを出力し、第２，第３スイッチング回路４７，４
８は各々補数置換された第１，第２補数置換回路４４，
４５の出力を入力して比較回路３３に出力し、第４スイ
ッチング回路４９は補数置換された乗算器３８の出力を
入力してスイッチング回路３９に出力する。
上記のように第１〜第３補数置換回路４４〜４６及び第
２〜第４スイッチング回路４７〜４９を使用したら、デ
ィジタルデータを陽数の形態に処理するようになり、こ
の場合メモリ３６は陽子化状の１／４に該当するデータ
量、即ち低域画面１周期の正弦波形の中の９０゜の位相
から180゜の位相に至る区間のみをサンプリングしたの
ち、陽子化して貯蔵させて作動させることができる。
２〜第４スイッチング回路４７〜４９を使用したら、デ
ィジタルデータを陽数の形態に処理するようになり、こ
の場合メモリ３６は陽子化状の１／４に該当するデータ
量、即ち低域画面１周期の正弦波形の中の９０゜の位相
から180゜の位相に至る区間のみをサンプリングしたの
ち、陽子化して貯蔵させて作動させることができる。
そして、第３補数置換回路４６を設けたのは270゜の位
相で、360゜の位相に至る区間を上記９０゜の位相で180
゜の位相に至る区間を反転させて具現するようにする。
相で、360゜の位相に至る区間を上記９０゜の位相で180
゜の位相に至る区間を反転させて具現するようにする。
発明の効果 上述したように本発明はミュート開始時に音声情報波形
を徐々に“０”に到達するようにすることによりポップ
ノイズ発生を防止して聞きずらいビート音の発生を防止
し得る利点がある。
を徐々に“０”に到達するようにすることによりポップ
ノイズ発生を防止して聞きずらいビート音の発生を防止
し得る利点がある。
第１図は従来の回路図、第２図は第１図に対する各部分
の波形図、第３図は本発明の１実施例の回路図、第４図
は本発明の又他の実施例の回路図である。 ３０……ＤＳＰ、３１，３２……第１，第２ラッチ回
路、３３……比較回路、３４……アドレスエンコーダ
ー、３５……カウンター、３６……メモリ、３７，３８
……除算器、３９……スイッチング回路。
の波形図、第３図は本発明の１実施例の回路図、第４図
は本発明の又他の実施例の回路図である。 ３０……ＤＳＰ、３１，３２……第１，第２ラッチ回
路、３３……比較回路、３４……アドレスエンコーダ
ー、３５……カウンター、３６……メモリ、３７，３８
……除算器、３９……スイッチング回路。
Claims (1)
- 【請求項１】ディジタルオーディオ機器において、 アナログ−ディジタル変換器から所定ビットのディジタ
ル音声信号を入力して制御処理して処理された所定ビッ
トのディジタルデータとワードクロック列及びミュート
制御信号出力するディジタル信号プロセッサ（３０）
と、 上記ＤＳＰ（３０）からディジタルデータとワードクロ
ックを入力して上記ワードクロックによって上記ディジ
タルデータをラッチする第１ラッチ回路（３１）と、 上記第１ラッチ回路（３１）から入力されるディジタル
データを上記ＤＳＰ（３０）から印加されるワードクロ
ックによってラッチして遅延させる第２ラッチ回路（３
２）と、 上記第１ラッチ回路（３１）及び第２ラッチ回路（３
２）とのディジタルデータを比較して音声信号の波形増
加又は減少変化を検出した比較信号を発生する比較回路
（３３）と、 上記ＤＳＰから印加されるミュート制御信号によって上
記比較回路（３３）の比較信号と上記第１ラッチ回路
（３１）から最上位のビットデータ、即ち符号データを
入力して上記二つの入力信号の論理値により予めセッテ
ィングされた他のアドレスを発生するアドレスエンコー
ダー（３４）と、 上記アドレスエンコーダー（３４）から出力されるアド
レスを上記ＤＳＰ（３０）から印加されるミューと制御
信号によって入力した後、上記ＤＳＰ（３０）から印加
されるワードクロック列によって上記入力したアドレス
から一定の回数に１ずつ増加する順次アドレスを発生す
るカウンター（３５）と、 上記カウンター（３５）の一定の回数に１ずつ増加する
順次アドレスに該当する番地に予め貯蔵された第２ディ
ジタルデータを読出すメモリ（３６）と、 上記第１ラッチ回路（３１）から第１入力ポートに入力
される第１ディジタルデータを第２入力ポートに常に印
加されてある固定データと除算して除算された第３ディ
ジタルデータを発生する除算器（３７）と、 上記メモリ（３６）から読出される第２ディジタルデー
タと上記除算器（３７）から発生された第３ディジタル
データと乗算して乗算された第４ディジタルデータを発
生する乗算器（３８）と、 上記ＤＳＰ（３０）からミュート制御信号及び第１ディ
ジタルデータを、そして上記乗算器（３８）から第４デ
ィジタルデータを入力して上記ミュート制御信号の論理
状態によって上記第１又は第４ディジタルデータをディ
ジタル−アナログ変換器に選択出力するスイッチ回路
（３９）とから構成したことを特徴とするミュート回
路。
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