DE3927377A1

DE3927377A1 - Rauschsperrenschaltkreis in einem digitalen tonsystem

Info

Publication number: DE3927377A1
Application number: DE3927377A
Authority: DE
Inventors: Jung-Hoon Seo; Sung-Mo Seo
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1988-08-23
Filing date: 1989-08-19
Publication date: 1990-03-08
Also published as: GB8919043D0; DE3927377C2; JPH02105628A; GB2222331B; KR900003863A; KR910006360B1; JPH0611089B2; CA1302296C; US5063597A; GB2222331A

Description

Die Erfindung betrifft ein digitales Tonsystem, das ein Sprach signal in digitale Daten wandelt, und insbesondere einen Rauschsperrenschaltkreis (muting circuit), der momentan während des Abschaltens vom Netz erzeugtes Rauschen oder Rauschen von Nulldaten dämpft, die durch von äußeren oder inneren Schalt kreiseinflüssen gestörte Daten erzeugt werden.

Bei einem digitalen Tonsystem werden üblicherweise ein Datenträ ger zum Aufzeichnen oder ein Hochfrequenz-Rundfunksignal in das Tonsystem eingegeben, und die zu verarbeitenden Daten werden in digitale Form gewandelt. Danach werden sie in analoge Signale rückgewandelt, um hörbare Sprachsignale zu erzeugen. Es gibt verschiedene Arten digitaler Tonsysteme, wie digitale Bandgeräte, "Compact Disc"-Spieler, Pulscodemodulations(PCM)-Prozessoren, digitale Tuner und digitale Verstärker.

In Fig. 1 ist ein Rauschsperrenschaltkreis in einem digitalen Tonsystem gemäß dem Stand der Technik gezeigt. Ein elektronischer Schalter SW ist mit dem Ausgangsanschluß eines Niederfre quenzverstärkers 10, der das gewandelte analoge Sprachsignal verstärkt und an eine nächste Stufe ausgibt, und mit einem Masseanschluß verbunden. Der elektronische Schalter SW wird über ein Dämpfsignal betrieben, das von einer nicht gezeigten Systemsteuerung durch die Leitung 13 eingegeben wird. Dann wird der Ausgang des Niederfrequenzverstärkers 10 über den elektro nischen Schalter SW auf den Masseanschluß gelegt, so daß das Rauschen gedämpft wird.

Ein Sprachsignal 2 a aus Fig. 2, das in den Niederfre quenzverstärker 10 eingegeben wird, kann jedoch in Form des in Fig. 2c gezeigten Sprachsignals ausgegeben werden, wenn der elektronische Schalter SW durch Einfluß momentaner Störgeräusche in dem Augenblick eingeschaltet wird, in dem das Dämpfsignal plötzlich zu einem logisch hoch liegenden Zustand wechselt, wie in Fig. 2b gezeigt. Es tritt daher das Problem auf, daß beim Dämpfen durch die Störgeräusche oder vorübergehende Erscheinungen des Tonsystems störende Schlaggeräusche erzeugt werden.

Die Erfindung wird im folgenden mit Hilfe von Zeichnungen an einem Ausführungsbeispiel beschrieben. Die Zeichnungen zeigen:

Fig. 1 ein Schaltbild eines Rauschsperrenschaltkreises in einem Tonsystem gemäß dem Stand der Technik;

Fig. 2 Signalformen an den Komponenten aus Fig. 1;

Fig. 3 ein Schaltbild eines bevorzugten Ausführungsbeispiels gemäß der Erfindung; und

Fig. 4 ein Schaltbild eines anderen bevorzugten Ausführungsbei spiels gemäß der Erfindung.

Es ist Aufgabe der Erfindung, einen Rauschsperrenschaltkreis in einem digitalen Tonsystem zu schaffen, der durch Störgeräusche bei einem Dämpfprozeß erzeugte störende Schlaggeräusche dämpft, wobei die Schlaggeräusche während des Abschaltens des Systems vom Netz und wegen äußerer Einflüsse durch fehlerhafte Daten infolge von Störgeräuschen erzeugt werden.

Gemäß einem Aspekt der Erfindung weist der Rauschsper renschaltkreis auf: einen digitalen Signalprozessor zum Ausgeben eines Worttaktzuges (word clock train), eines Dämpfsteuersignals und digitaler Daten in einem gegebenen Bit; einen ersten Zwischenspeicher zum Empfangen der digitalen Daten und des Worttaktes vom digitalen Signalprozessor und zum Halten der digitalen Daten mittels des Worttaktes; einen zweiten Zwischen speicher zum Halten und Verzögern der von dem ersten Zwischen speicher ausgegebenen digitalen Daten durch Verwenden des vom digitalen Signalprozessor ausgegebenen Worttaktes; einen Komparator zum Erzeugen eines Vergleichssignals durch Vergleichen der digitalen Daten des ersten und des zweiten Zwischenspeichers, um so zu erfassen, ob die Amplitude der Kurvenformen des Sprachsignals in einem anwachsenden oder abfallenden Zustand ist; einen Adreßkodierer zum Empfangen des Vergleichssignals des Komparators und des höchstwertigen Bits (MSB) vom ersten Zwischenspeicher mittels des vom digitalen Signalprozessor eingegebenen Dämpfsteuersignals und zum Erzeugen einer gegebenen, gemäß dem logischen Wert der beiden Eingangssignale voreinge stellten Adresse; einen Zähler zum Empfangen der von dem Adreßkodierer ausgegebenen Adresse mittels des vom digitalen Signalprozessor ausgegebenen Dämpfsteuersignals und zum Erzeugen einer sequentiellen Adresse, die mittels des vom digitalen Signalprozessor ausgegebenen Worttaktzuges eine gegebene Zahl von Malen um jeweils eins ansteigt, beginnend bei der eingegebenen Adresse; einen Speicher zum Auslesen von zweiten digitalen Daten, die zuvor unter einer Adresse entsprechend der sequentiellen Adresse des Zählers gespeichert wurden, welche für eine gegebene zahl von Malen um jeweils eins ansteigt; einen Dividierer zum Dividieren von ersten digitalen Daten, die vom ersten Zwi schenspeicher an einen ersten Eingangsanschluß des Dividierers eingegeben werden, durch einen festen Datenwert, der fortlaufend an einen zweiten Eingangsanschluß des Dividierers eingegeben wird, und wobei der Dividierer als Ergebnis des Divisionsvorgangs dritte digitale Daten erzeugt; einen Multiplizierer zum Multi plizieren der aus dem Speicher ausgelesenen zweiten digitalen Daten mit den vom Dividierer erzeugten dritten digitalen Daten und zum Erzeugen von vierten digitalen Daten als Ergebnis des Multipliziervorgangs; und einen ersten Schalt-Schaltkreis, der das Dämpfsteuersignal und die ersten digitalen Daten vom digitalen Signalprozessor und die vierten digitalen Daten von dem Multiplizierer empfängt und dann gemäß dem logischen Zustand des Dämpfsteuersignals die ersten oder die vierten digitalen Daten auswählt und selektiv durch einen Digital/Analog-Wandler ausgibt.

Unter Bezug auf die Zeichnungen wird nun ein bevorzugtes Ausführungsbeispiel der Erfindung detailliert beschrieben.

In Fig. 3 ist ein Schaltbild eines bevorzugten Ausführungsbei spiels gemäß der Erfindung gezeigt, und es weist auf: einen digitalen Signalprozessor (DSP) 30, einen ersten Zwi schenspeicher 31, einen zweiten Zwischenspeicher 32, einen Komparator 33, einen Adreßkodierer 34, einen Zähler 35, einen Speicher 36, einen Dividierer 37, einen Multiplizierer 38 und einen ersten Schalt-Schaltkreis (SW1) 39.

Der digitale Signalprozessor 30 gibt einen Worttaktzug, ein Dämpfsteuersignal und digitale Daten in einem gegebenen Bit aus, die ein verarbeitetes digitales Sprachsignal in einem gegebenen Bit sind, das von einem Analog/Digital-Wandler erhalten wird. Der erste Zwischenspeicher 31 empfängt die digitalen Daten und den Worttakt vom digitalen Signalprozessor 30 und hält die digitalen Daten mittels des Worttaktes. Dann hält und verzögert der zweite Zwischenspeicher 32 die vom ersten Zwischenspeicher 31 aus gegebenen digitalen Daten unter Verwendung des vom digitalen Signalprozessor 30 ausgegebenen Worttaktes.

Danach erzeugt der Komparator 33 durch Vergleichen der digitalen Daten des ersten Zwischenspeichers 31 und des zweiten Zwi schenspeichers 32 ein Vergleichssignal, um so zu erfassen, ob die Amplitude der Kurvenformen des Sprachsignals in einem anwachsen den oder abfallenden Zustand vorliegt. Der Adreßkodierer 34, der das Vergleichssignal des Komparators 33 und das höchstwertige Datenbit (MSB), das ein Kodierungsdatenbit vom ersten Zwi schenspeicher 31 ist, durch das vom digitalen Signalprozessor 30 eingegebene Dämpfsteuersignal empfängt, erzeugt eine gegebene Adresse, die gemäß dem logischen Wert der beiden Eingangssignale voreingestellt ist.

Der Zähler 35, der durch das vom digitalen Signalprozessor 30 ausgegebene Dämpfsteuersignal die vom Adreßkodierer 34 aus gegebene Adresse empfängt, erzeugt daher eine sequentielle Adresse, die, beginnend mit der eingegebenen Adresse, durch den vom digitalen Signalprozessor 30 ausgegebenen Worttaktzug für eine gegebene Anzahl von Malen jeweils um eins anwächst. Der Speicher 36 liest zweite digitale Daten aus, die zuvor unter einer der sequentiellen Adresse des Zählers 35 entsprechenden Adresse gespeichert wurden, welche eine gegebene Zahl von Malen jeweils um eins anwächst. Der Dividierer 37 dividiert vom ersten Zwischenspeicher 31 über einen ersten Eingangsanschluß des Dividierers eingegebene erste digitale Daten durch einen fortlaufend an einem zweiten Eingangsanschluß des Dividierers eingegebenen festen Datenwert und erzeugt dritte digitale Daten, die das Ergebnis des Divisionsvorgangs sind.

Danach multipliziert der Multiplizierer 38 die vom Speicher 36 ausgelesenen zweiten digitalen Daten mit den vom Dividierer 37 erzeugten dritten digitalen Daten und erzeugt als Ergebnis des Multipliziervorgangs vierte digitale Daten.

Der erste Schalt-Schaltkreis 39 empfängt das Dämpfsteuersignal und die ersten digitalen Daten vom digitalen Signalprozessor 30 und die vierten digitalen Daten vom Multiplizierer 38 und wählt dann gemäß dem logischen Zustand des Dämpfsteuersignals die ersten oder die vierten digitalen Daten aus und gibt sie selektiv durch einen Digital/Analog-Wandler aus.

Das bevorzugte Ausführungsbeispiel der Erfindung wird nun unter Bezug auf Fig. 3 detailliert beschrieben.

Im Zustand, wenn die Netzversorgung eingeschaltet wird, erzeugt der digitale Signalprozessor 30 fortlaufend den Worttaktzug und gibt ihn auf eine Leitung 42 aus. Im normalen Betriebszustand, nämlich dann, wenn die ersten digitalen Daten, die ein vom Analog/Digital-Wandler ausgegebenes verarbeitetes digitales Sprachsignal sind, durch eine Busleitung 40 und den ersten Schalt-Schaltkreis 39 an den Digital/Analog-Wandler ausgegeben werden sollen, gibt der digitale Signalprozessor 30 das Dämpf steuersignal im logisch tief liegenden Zustand auf eine Leitung 41 aus.

Im Dämpf- oder Rauschsperrenzustand gibt der digitale Signal prozessor 30 das Dämpfsteuersignal im logisch hoch liegenden Zustand auf die Leitung 41. Der erste Schalt-Schaltkreis 39 empfängt die ersten digitalen Daten auf der Busleitung 40 und gibt sie durch das Dämpfsteuersignal im logisch tief liegenden Zustand an den Digital/Analog-Wandler aus.

Andererseits hält der erste Zwischenspeicher 31 die vom digitalen Signalprozessor 30 durch die Busleitung 40 ausgegebenen ersten digitalen Daten mittels des vom digitalen Signalprozessor 30 durch die Busleitung 42 ausgegebenen Worttaktzuges und gibt sie auf eine Busleitung 43 aus.

Der zweite Zwischenspeicher 32 hält mittels des durch die Busleitung 42 eingegebenen Worttaktzuges die ersten digitalen Daten von der Busleitung 43, so daß die ersten digitalen Daten um eine Periode des Worttaktzuges verzögert und in den Komparator 33 eingegeben werden. Wenn vom System selbst geschädigte digitale Sprachdaten vom Analog/Digital-Wandler an den digitalen Signal prozessor 30 eingegeben werden und daher ein Hörer die geschädig ten Sprachdaten dämpfen will, kehrt der digitale Signalprozessor 30 das Dämpfsteuersignal auf Leitung 41 vom logisch tief liegenden Zustand zum logisch hoch liegenden Zustand um.

In der Zwischenzeit empfängt der Komparator 33 die vor Eintritt des Dämpfzustandes vom ersten Zwischenspeicher 31 auf die Busleitung 43 ausgegebenen ersten digitalen Daten und die vom zweiten Zwischenspeicher 32 ausgegebenen Daten, die den vor der aktuellen Ausgabe des ersten Zwischenspeichers 31 zuletzt aus gegebenen ersten digitalen Daten entsprechen. Der Komparator 33 vergleicht die beiden Dateneingaben und gibt das Vergleichssignal an den Adreßkodierer 34 aus, welches mittels seines logischen Zustands darüber informiert, ob die Kurvenform des Sprachsignals im ansteigenden oder abfallenden Zustand ist.

Wenn dann der logische Zustand des Dämpfsteuersignals, das vom digitalen Signalprozessor 30 durch die Busleitung 41 in den Adreßkodierer 34 eingegeben wird, vom logisch tief liegenden Zustand in den logisch hoch liegenden Zustand wechselt, erfaßt der Adreßkodierer 34 das vom Komparator 33 erzeugte Vergleichs signal und das höchstwertige Bit (MSB) des ersten Zwischen speichers 31, das den logischen Zustand von Kodierungsdaten angibt. Daher wird der sich ändernde Zustand der Sprachsignal- Kurvenform durch den logischen Zustand dieses Eingangssignals erfaßt, so daß gemäß der Änderung der Sprachdaten eine Adresse aus einer Vielzahl von Adressen, die im voraus für jeden verschiedenen logischen Wert voreingestellt sind, über den Zähler 35 ausgewählt wird.

Wenn der logische Zustand des Dämpfsteuersignals vom logisch tief liegenden Zustand zum logisch hoch liegenden Zustand wechselt, lädt der Zähler 35 die vom Adreßkodierer 34 ausgegebene Adresse und gibt an den Speicher 36 eine gegebene Zahl von sequentiellen Adressen aus, die mittels des durch die Leitung 42 vom digitalen Signalprozessor 30 an den Zähler 35 eingegebenen Worttaktzuges, beginnend bei dem logischen Wert der geladenen Adresse, jeweils um eins anwachsen. Der Speicher 36 liest dann die zuvor bei den Adressen gespeicherten zweiten digitalen Daten aus, welche durch die vom zähler 35 ausgegebenen sequentiellen Adressen adressiert werden, und gibt sie sequentiell an den Multiplizierer 38 aus.

Andererseits dividiert der Dividierer 37, der die von dem ersten Zwischenspeicher 31 ausgegebenen ersten digitalen Daten über die Busleitung 43 empfängt, die ersten digitalen Daten durch einen festen digitalen Datenwert, der fortlaufend über eine Busleitung 44 in den Dividierer 37 eingegeben wird. Als Ergebnis werden so dritte digitale Daten erzeugt, die an den Multiplizierer 38 ausgegeben werden.

Der Multiplizierer 38, der die zweiten digitalen Daten von dem Speicher 36 und die dritten digitalen Daten von dem Dividierer 37 empfängt, multipliziert die zweiten digitalen Daten mit den dritten digitalen Daten und gibt das Ergebnis als vierte digitale Daten an den ersten Schalt-Schaltkreis 39 aus. Dann empfängt der erste Schalt-Schaltkreis 39 die vierten digitalen Daten, d.h. die Ausgabe des Multiplizierers 38, gemäß dem durch die Leitung 41 eingegebenen Dämpfsteuersignal im logisch hoch liegenden Zustand und gibt sie an den Wandler.

Zusätzlich werden, nachdem ein Abtasten der Kurvenform für eine Periode der gegebenen Frequenzen durchgeführt ist, die in dem Speicher 36 gespeicherten zweiten digitalen Daten mit gegebenen "n" Bit quantisiert und in dem Speicher sequentiell vorein gestellt.

Die vom Multiplizierer 38 erzeugten vierten digitalen Daten liegen entweder als Kurvenform vor, die von einem gegebenen positiven Pegel auf einen Nullpegel absinkt und dabei den Phasen bereich von 90° bis 180° überstreicht, oder als eine andere Kurvenform, die von einem gegebenen negativen Pegel im Phasen bereich von 270° bis 360° auf den Nullpegel ansteigt.

Fig. 4 zeigt ein weiteres bevorzugtes Ausführungsbeispiel gemäß der Erfindung. Die Schaltung enthält einen digitalen Signal prozessor 30, einen ersten Zwischenspeicher 31 und einen zweiten Zwischenspeicher 32, einen Komparator 33, einen Adreßkodierer 34, einen Zähler 35, einen Speicher 36, einen Dividierer 37, einen Multiplizierer 38 und einen ersten Schalt-Schaltkreis (SW1) 39, wobei die einzelnen Komponenten dieselben Referenzzeichen haben und die gleichen Funktionen ausführen wie die aus Fig. 3. Dieses weitere bevorzugte Ausführungsbeispiel weist zusätzlich einen ersten Komplementärschaltkeis (FCC) 44, einen zweiten Schalt- Schaltkreis (SW2) 47, einen zweiten Komplementärschaltkreis (SCC) 45, einen dritten Schalt-Schaltkreis (SW3) 48, einen dritten Komplementärschaltkreis (TCC) 46 und einen vierten Schalt- Schaltkreis (SW4) 49 auf.

Der erste Komplementärschaltkreis 44, der zwischen dem ersten Zwischenspeicher 31 und dem Komparator 33 liegt, komplementiert (complements) die Ausgabe des ersten Zwischenspeichers 31. Der zweite Schalt-Schaltkreis 47, der mit dem ersten Zwischenspeicher 31 und dem Komparator 33 verbunden ist, gibt die Ausgangsdaten des ersten Komplementärschaltkreises 44 und des ersten Zwischen speichers 31 mittels des höchstwertigen Bit des ersten Zwischen speichers 31, das ein Kodierungsbit ist, an den Komparator 33 aus. Der zwischen dem zweiten Zwischenspeicher 32 und dem Komparator 33 liegende zweite Komplementärschaltkreis 45 komplementiert die Ausgabe des zweiten Zwischenspeichers 32. Außerdem gibt der dritte Schalt-Schaltkreis 48 gemäß der Schaltstellung selektiv die Ausgangsdaten des zweiten Komple mentärschaltkreises 45 oder die Ausgangsdaten des zweiten Zwischenspeichers 32 aus, und zwar durch Verwendung des höchst wertigen Bit, das das Kodierungsbit der vom zweiten Zwis chenspeicher 32 ausgegebenen Daten ist. Der zwischen dem Multi plizierer 38 und dem ersten Schalt-Schaltkreis 39 liegende dritte Komplementärschaltkreis 46 komplementiert die vom Multiplizierer 38 ausgegebenen vierten digitalen Daten. Der mit dem Multi plizierer 38 und dem ersten Schalt-Schaltkreis 39 verbundene vierte Schalt-Schaltkreis 49 gibt dann unter Verwendung des höchstwertigen Bit, daß das Kodierungsbit der von dem ersten Zwischenspeicher 31 ausgegebenen ersten digitalen Daten ist, selektiv die Ausgangsdaten des Multiplizierers 38 oder des dritten Komplementärschaltkreises 46 an den ersten Schalt- Schaltkreis 39 aus.

Dieses weitere bevorzugte Ausführungsbeispiel der Erfindung wird nun in Verbindung mit Fig. 4 im Detail beschrieben.

Da die Betriebseigenschaften dieses weiteren bevorzugten Ausführungsbeispiels aus Fig. 4 teilweise mit denen des in Fig. 3 gezeigten zusammenfallen, wird nur die Datenflußbeziehung zwischen dem ersten Zwischenspeicher 31, dem zweiten Zwischen speicher 32 und dem Komparator 33 sowie die Datenübertragungsbe ziehung zwischen dem Multiplizierer 38 und dem ersten Schalt- Schaltkreis 39 erläutert.

Der erste Zwischenspeicher 31 und der zweite Zwischenspeicher 32 geben die ersten digitalen Daten um eine bzw. zwei Perioden verzögert aus. Wenn die ersten digitalen Daten positiv sind, erzeugen die ersten digitalen Daten ein logisch hoch liegendes höchstwertiges Bit. Dann erhalten der zweite Schalt-Schaltkreis 47 und der dritte Schalt-Schaltkreis 48 die Ausgaben des ersten Zwischenspeichers 31 bzw. des zweiten Zwischenspeichers 32 und geben sie an den Vergleicher 33 aus. Außerdem erhält der vierte Schalt-Schaltkreis 49 die vierten digitalen Daten des Multi plizierers 38 und gibt sie an den ersten Schalt-Schaltkreis 39 aus.

Wenn jedoch die ersten digitalen Daten negativ sind, erzeugen die ersten digitalen Daten das höchstwertige Bit in einem logisch tief liegenden Zustand. Dann erhalten der zweite Schalt-Schalt kreis 47 und der dritte Schalt-Schaltkreis 48 die komplementier ten Ausgaben des ersten Komplementärschaltkreises 44 bzw. des zweiten Komplementärschaltkreises 45 und geben sie an den Komparator 33, und der vierte Schalt-Schaltkreis 49 gibt die komplementierte Ausgabe des Multiplizierers 38 an den ersten Schalt-Schaltkreis 39.

Wie oben erwähnt, können die digitalen Daten vom positiven Typ mit Hilfe des ersten, zweiten und dritten Komplementär schaltkreises 44, 45, 46 und des zweiten, dritten und vierten Schalt-Schaltkreises 47, 48, 49 alle in positiver Logik verar beitet werden. In diesem Fall tastet der Speicher 36 ein Viertel der Gesamtmenge der quantisierten Daten ab. Die Phase im Bereich von 90° bis 180° in einer Periode einer Sinuswelle wird nämlich von dem Speicher 36 abgetastet, um nach der Quantisierung darin gespeichert zu werden. Der dritte Komplementärschaltkreis 46 sorgt dafür, daß die Phase von 270° bis 360° gegenüber der Phase im Bereich zwischen 90° und 180° umgekehrt (unversed) wird.

Wie oben erwähnt, hat die Erfindung den Vorteil, daß die Erzeugung störender Schlaggeräusche verhindert wird, indem es der erfindungsgemäße Rauschsperrenschaltkreis ermöglicht, das Nullpotential allmählich zu erreichen und nicht abrupt zu Beginn der Dämpftätigkeit.

Claims

Rauschsperrenschaltkreis zur Verwendung in einem digitalen Tonsystem, gekennzeichnet durch:
einen digitalen Signalprozessor (30) zum Ausgeben eines Worttaktes, eines Dämpfsteuersignals und digitaler Daten in einem gegebenen Bit, welche ein von einem Analog/Digital- Wandler eingegebenes digitales Sprachsignal sind;
einen ersten Zwischenspeicher (31) zum Empfangen der digitalen Daten und des Worttaktes von dem digitalen Signalprozessor (30) und zum Halten der digitalen Daten mittels des Worttaktes;
einen zweiten Zwischenspeicher (32) zum Halten und Verzögern der von dem ersten Zwischenspeicher (31) durch den Worttakt, der von dem digitalen Signalprozessor (30) ausgegeben wird, ausgegebenen digitalen Daten,
einen Komparator (33) zum Erzeugen eines Vergleichssignals durch Vergleichen der digitalen Daten des ersten Zwischen speichers (31) und des zweiten Zwischenspeichers (32), um zu erfassen, ob die Amplitude der Kurvenform des Sprachsignals in einem ansteigenden oder abfallenden Zustand ist;
einen Adreßkodierer (34) zum Empfangen des Vergleichssignals vom Komparator (33) und des höchstwertigen Datenbits, das Kodierungsdaten beinhaltet, vom ersten Zwischenspeicher (31) mittels des vom digitalen Signalprozessor (30) eingegebenen Dämpfsteuersignals und zum Erzeugen einer vorher eingestell ten Adresse gemäß dem logischen Wert der beiden Eingangs signale;
einen Zähler (35) zum Empfangen der vom Adreßkodierer (34) ausgegebenen Adresse mittels des vom digitalen Signalprozes sor (30) eingegebenen Dämpfsteuersignals und zum Erzeugen einer sequentiellen Adresse, die, beginnend mit der ein gegebenen Adresse, mittels des vom digitalen Signalprozessor (30) ausgegebenen Worttaktes für eine gegebene Zahl von Malen jeweils um eins ansteigt;
einen Speicher (36) zum Lesen von im voraus gespeicherten zweiten digitalen Daten an einer Adresse, die der sequentiel len Adresse des Zählers (35) entspricht, und welche für eine gegebene Zahl von Malen jeweils um eins ansteigt;
einen Dividierer (37) zum Erzeugen dritter digitaler Daten durch Dividieren der von dem ersten Zwischenspeicher (31) an den ersten Eingangsanschluß eingegebenen ersten digitalen Daten durch einen festen Datenwert, der an den zweiten Eingangsanschluß eingegeben wird;
einen Multiplizierer (38) zum Erzeugen vierter digitaler Daten durch Multiplizieren der aus dem Speicher (36) gelesenen zweiten digitalen Daten und der von dem Dividierer (37) erzeugten dritten digitalen Daten; und
einen ersten Schalt-Schaltkreis (39) zum Empfangen des Dämpfsteuersignals und der ersten digitalen Daten, die vom digitalen Signalprozessor (30) erzeugt werden, sowie der vierten digitalen Daten vom Multiplizierer (38) zum Auswählen und zum selektiven Ausgeben der ersten oder der vierten digitalen Daten an einen Digital/Analog-Wandler gemäß dem logischen Zustand des Dämpfsteuersignals.