JPH06104379A - マルチチップモジュール - Google Patents
マルチチップモジュールInfo
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- JPH06104379A JPH06104379A JP25110592A JP25110592A JPH06104379A JP H06104379 A JPH06104379 A JP H06104379A JP 25110592 A JP25110592 A JP 25110592A JP 25110592 A JP25110592 A JP 25110592A JP H06104379 A JPH06104379 A JP H06104379A
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- Japan
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- wiring board
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- wiring substrate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- Die Bonding (AREA)
Abstract
(57)【要約】
【目的】 Si配線基板３面およびセラミックパッケージ
１面の接着一体化部において、良好な熱伝導性を保持発
揮し、信頼性の高い機能を常に呈するマルチチップモジ
ュールの提供を目的とする。 【構成】 一主面に複数個の半導体チップ12を搭載・配
置したSi配線基板10と、前記半導体チップ12を搭載・配
置したSi配線基板10の他主面側を接着剤層11を介し一体
的に支持するセラミックパッケージ９とを具備して成る
マルチチップモジュールにおいて、前記Si配線基板10の
他主面とセラミックパッケージ９面との間に介在する接
着剤層11の配置・形成領域を、Si配線基板10面に搭載・
配置された各半導体チップ12の位置に対応し、かつ半導
体チップ12の搭載・配置領域面よりやや大きめに選択・
設定したことを特徴とする。
１面の接着一体化部において、良好な熱伝導性を保持発
揮し、信頼性の高い機能を常に呈するマルチチップモジ
ュールの提供を目的とする。 【構成】 一主面に複数個の半導体チップ12を搭載・配
置したSi配線基板10と、前記半導体チップ12を搭載・配
置したSi配線基板10の他主面側を接着剤層11を介し一体
的に支持するセラミックパッケージ９とを具備して成る
マルチチップモジュールにおいて、前記Si配線基板10の
他主面とセラミックパッケージ９面との間に介在する接
着剤層11の配置・形成領域を、Si配線基板10面に搭載・
配置された各半導体チップ12の位置に対応し、かつ半導
体チップ12の搭載・配置領域面よりやや大きめに選択・
設定したことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明はマルチチップモジュール
に係り、特に放熱性の改善・向上を図ったマルチチップ
モジュールに関する。
に係り、特に放熱性の改善・向上を図ったマルチチップ
モジュールに関する。
【０００２】
【従来の技術】たとえば大型電子計算機や画像処理装置
用など、高速な動作が要求される半導体チップを搭載し
て成るマルチチップモジュールは、一般に図３に要部を
断面的に示すような構成を採っている。すなわち、多層
配線板を兼ねたセラミックパッケージ１と、前記セラミ
ックパッケージ１の一主面に接着剤（層）２を介して一
体的に支持されたSi配線基板３と、このSi配線基板３の
所定領域面上に搭載・配置された複数個の半導体チップ
４と、前記所要の半導体チップ４を搭載・配置したSi配
線基板３を封止する封止体、たとえばメタルキャップ５
と、前記メタルキャップ５による封止領域外でセラミッ
クパッケージ１の一主面側に導出された I/Oリード６
と、前記セラミックパッケージ１の他主面側に一体的に
装着された放熱フィン（ヒートシンク）７とを具備した
構成を成している。なお、図３において、8aはセラミッ
クパッケージ１とSi配線基板３とを電気的に接続する第
１のボンディングワイヤ、8bはSi配線基板３と半導体チ
ップ４とを電気的に接続する第２のボンディングワイヤ
である。また、前記配線基板を兼ねたセラミックパッケ
ージ１の裏面側に装着される放熱フィン７は、一般的に
接着剤層（図示せず）を介して一体的に配設されてお
り、さらに前記封止体としてのメタルキャップ５は、そ
の開口端縁部5aを、セラミックパッケージ１面に設けら
れたウエルドリング（図示せず）面にロー付けないし溶
接して気密な封止を構成している。
用など、高速な動作が要求される半導体チップを搭載し
て成るマルチチップモジュールは、一般に図３に要部を
断面的に示すような構成を採っている。すなわち、多層
配線板を兼ねたセラミックパッケージ１と、前記セラミ
ックパッケージ１の一主面に接着剤（層）２を介して一
体的に支持されたSi配線基板３と、このSi配線基板３の
所定領域面上に搭載・配置された複数個の半導体チップ
４と、前記所要の半導体チップ４を搭載・配置したSi配
線基板３を封止する封止体、たとえばメタルキャップ５
と、前記メタルキャップ５による封止領域外でセラミッ
クパッケージ１の一主面側に導出された I/Oリード６
と、前記セラミックパッケージ１の他主面側に一体的に
装着された放熱フィン（ヒートシンク）７とを具備した
構成を成している。なお、図３において、8aはセラミッ
クパッケージ１とSi配線基板３とを電気的に接続する第
１のボンディングワイヤ、8bはSi配線基板３と半導体チ
ップ４とを電気的に接続する第２のボンディングワイヤ
である。また、前記配線基板を兼ねたセラミックパッケ
ージ１の裏面側に装着される放熱フィン７は、一般的に
接着剤層（図示せず）を介して一体的に配設されてお
り、さらに前記封止体としてのメタルキャップ５は、そ
の開口端縁部5aを、セラミックパッケージ１面に設けら
れたウエルドリング（図示せず）面にロー付けないし溶
接して気密な封止を構成している。
【０００３】
【発明が解決しようとする課題】しかしながら、上記構
成のマルチチップモジュールにおいては、次のような不
都合な問題が認められる。すなわち、複数個の半導体チ
ップ４を一主面に搭載・配置したSi配線基板３の他主面
は、セラミックパッケージ１面に接着剤層２によって全
面的に接着・一体化した構成を採っている。そして、こ
のような接着・一体化は、Si配線基板３の他主面もしく
はセラミックパッケージ１の所定領域面の少なくともい
ずれか一方の面に、所要の樹脂系接着剤２′を塗布・配
置した状態で、両者を位置決め・配置してから、たとえ
ば 150〜 200℃程度に加熱し、樹脂系接着剤２′を熱硬
化させることにより行っている。
成のマルチチップモジュールにおいては、次のような不
都合な問題が認められる。すなわち、複数個の半導体チ
ップ４を一主面に搭載・配置したSi配線基板３の他主面
は、セラミックパッケージ１面に接着剤層２によって全
面的に接着・一体化した構成を採っている。そして、こ
のような接着・一体化は、Si配線基板３の他主面もしく
はセラミックパッケージ１の所定領域面の少なくともい
ずれか一方の面に、所要の樹脂系接着剤２′を塗布・配
置した状態で、両者を位置決め・配置してから、たとえ
ば 150〜 200℃程度に加熱し、樹脂系接着剤２′を熱硬
化させることにより行っている。
【０００４】ところで、前記樹脂系接着剤２′の熱硬化
過程においては、その樹脂系接着剤２′が、Si配線基板
３面およびセラミックパッケージ１面により覆われた形
態、もしくは閉じ込められた状態にある。このため、加
熱・熱硬化の段階で樹脂系接着剤２′層に含有されてい
る気体（ガス）が逃げ場を失い、熱硬化した樹脂系接着
剤層２にボイドが残存している。つまり、前記接着剤層
２には、細かなボイドが多数個残存・含有している場合
が多く、熱伝導性が損なわれ易い傾向が認められる。そ
して、この熱伝導性の低下は、前記Si配線基板３面に搭
載・配置（実装）されている半導体チップ４の駆動・動
作に伴う発熱を蓄積することになる。換言すると、半導
体チップ４におけるpnジャンクション温度の上昇などを
招き、結果的にはマルチチップモジュールの機能・動作
の信頼性を損なったりする。
過程においては、その樹脂系接着剤２′が、Si配線基板
３面およびセラミックパッケージ１面により覆われた形
態、もしくは閉じ込められた状態にある。このため、加
熱・熱硬化の段階で樹脂系接着剤２′層に含有されてい
る気体（ガス）が逃げ場を失い、熱硬化した樹脂系接着
剤層２にボイドが残存している。つまり、前記接着剤層
２には、細かなボイドが多数個残存・含有している場合
が多く、熱伝導性が損なわれ易い傾向が認められる。そ
して、この熱伝導性の低下は、前記Si配線基板３面に搭
載・配置（実装）されている半導体チップ４の駆動・動
作に伴う発熱を蓄積することになる。換言すると、半導
体チップ４におけるpnジャンクション温度の上昇などを
招き、結果的にはマルチチップモジュールの機能・動作
の信頼性を損なったりする。
【０００５】本発明は上記事情に対処してなされたもの
で、Si配線基板３面およびセラミックパッケージ１面の
接着一体化部において、良好な熱伝導性を保持発揮し、
信頼性の高い機能を常に呈するマルチチップモジュール
の提供を目的とする。
で、Si配線基板３面およびセラミックパッケージ１面の
接着一体化部において、良好な熱伝導性を保持発揮し、
信頼性の高い機能を常に呈するマルチチップモジュール
の提供を目的とする。
【０００６】
【課題を解決するための手段】本発明に係るマルチチッ
プモジュールは、一主面に複数個の半導体チップを搭載
・配置したSi配線基板と、前記半導体チップを搭載・配
置したSi配線基板の他主面側を接着剤層を介し一体的に
支持するセラミックパッケージとを具備して成るマルチ
チップモジュールにおいて、前記Si配線基板の他主面と
セラミックパッケージ面との間に介在する接着剤層の配
置・形成領域を、Si配線基板面に搭載・配置された各半
導体チップの位置に対応し、かつ半導体チップの搭載・
配置領域面よりやや大きめに選択・設定したことを特徴
とする。
プモジュールは、一主面に複数個の半導体チップを搭載
・配置したSi配線基板と、前記半導体チップを搭載・配
置したSi配線基板の他主面側を接着剤層を介し一体的に
支持するセラミックパッケージとを具備して成るマルチ
チップモジュールにおいて、前記Si配線基板の他主面と
セラミックパッケージ面との間に介在する接着剤層の配
置・形成領域を、Si配線基板面に搭載・配置された各半
導体チップの位置に対応し、かつ半導体チップの搭載・
配置領域面よりやや大きめに選択・設定したことを特徴
とする。
【０００７】
【作用】本発明に係るマルチチップモジュールにおいて
は、複数個の半導体チップを搭載・配置したSi配線基板
をセラミックパッケージ面に接着一体化する接着剤層の
配置・形成領域を、前記Si配線基板面に搭載・配置され
た各半導体チップの位置に対応し、かつ半導体チップの
搭載・配置領域面よりやや大きめに選択・設定される。
つまり、Si配線基板およびセラミックパッケージの一体
化に関与する接着剤は、搭載・配置された半導体チップ
の直下領域にのみ選択的に配置されるので、たとえば熱
硬化の段階で気泡が発生しても、周辺部が開放されてい
るため、容易に揮散・除去されるボイドの残存が回避さ
れる。そして、この接着剤層がSi配線基板−セラミック
パッケージ間の熱伝導に関与するため、前記半導体チッ
プの動作により生ずる熱は、容易にセラミックパッケー
ジを介して放熱フィン（ヒートシンク）側に放熱され
る。したがって、Si配線基板３面に搭載・配置（実装）
されている半導体チップ４の駆動・動作に伴う発熱の蓄
積など解消され、結果的にマルチチップモジュールの機
能・動作の信頼性の向上も図られる。
は、複数個の半導体チップを搭載・配置したSi配線基板
をセラミックパッケージ面に接着一体化する接着剤層の
配置・形成領域を、前記Si配線基板面に搭載・配置され
た各半導体チップの位置に対応し、かつ半導体チップの
搭載・配置領域面よりやや大きめに選択・設定される。
つまり、Si配線基板およびセラミックパッケージの一体
化に関与する接着剤は、搭載・配置された半導体チップ
の直下領域にのみ選択的に配置されるので、たとえば熱
硬化の段階で気泡が発生しても、周辺部が開放されてい
るため、容易に揮散・除去されるボイドの残存が回避さ
れる。そして、この接着剤層がSi配線基板−セラミック
パッケージ間の熱伝導に関与するため、前記半導体チッ
プの動作により生ずる熱は、容易にセラミックパッケー
ジを介して放熱フィン（ヒートシンク）側に放熱され
る。したがって、Si配線基板３面に搭載・配置（実装）
されている半導体チップ４の駆動・動作に伴う発熱の蓄
積など解消され、結果的にマルチチップモジュールの機
能・動作の信頼性の向上も図られる。
【０００８】
【実施例】以下図１および図２を参照して本発明の実施
例を説明する。
例を説明する。
【０００９】図１は本発明に係るマルチチップモジュー
ルの構成例の要部を断面的に、また図２は一部を拡大し
て断面的にそれぞれ示したものである。そして、９は配
線基板を兼ねたセラミックパッケージ、10は前記セラミ
ックパッケージ９の一主面に接着剤（層）11を介して一
体的に支持されたSi配線基板、12は前記Si配線基板10の
所定領域面上に搭載・配置された複数個の半導体チップ
である。ここまでの構成において、前記接着剤層11は、
前記Si配線基板10面に搭載・配置された各半導体チップ
12の位置に対応し、かつ半導体チップ12の搭載・配置領
域面よりやや大きめの島状に選択・設定されており、Si
配線基板10裏面とセラミックパッケージ９面との間に
は、部分的に空隙（空間）が形成されていて、この点が
本発明の骨子を成している。つまり、ここでの接着剤層
11は、所要の接着一体化機能を得るため熱硬化時などで
発生する気泡を脱離し易くする一方、半導体チップ12が
発生する動作熱のセラミックパッケージ９側への伝導，
放熱確保を考慮して選択した領域に島状に配置形成され
る。そして、このような接着剤層 11 ′（熱硬化前）の
選択的な配置・形成は、たとえばスクリーン印刷などに
より成し得る。
ルの構成例の要部を断面的に、また図２は一部を拡大し
て断面的にそれぞれ示したものである。そして、９は配
線基板を兼ねたセラミックパッケージ、10は前記セラミ
ックパッケージ９の一主面に接着剤（層）11を介して一
体的に支持されたSi配線基板、12は前記Si配線基板10の
所定領域面上に搭載・配置された複数個の半導体チップ
である。ここまでの構成において、前記接着剤層11は、
前記Si配線基板10面に搭載・配置された各半導体チップ
12の位置に対応し、かつ半導体チップ12の搭載・配置領
域面よりやや大きめの島状に選択・設定されており、Si
配線基板10裏面とセラミックパッケージ９面との間に
は、部分的に空隙（空間）が形成されていて、この点が
本発明の骨子を成している。つまり、ここでの接着剤層
11は、所要の接着一体化機能を得るため熱硬化時などで
発生する気泡を脱離し易くする一方、半導体チップ12が
発生する動作熱のセラミックパッケージ９側への伝導，
放熱確保を考慮して選択した領域に島状に配置形成され
る。そして、このような接着剤層 11 ′（熱硬化前）の
選択的な配置・形成は、たとえばスクリーン印刷などに
より成し得る。
【００１０】さらに、13は前記複数個の半導体チップ12
を搭載・配置したSi配線基板10を封止する封止体、たと
えばメタルキャップ、14は前記メタルキャップ13による
封止領域外でセラミックパッケージ９の一主面側に導出
された I/Oリード、15は前記セラミックパッケージ９の
他主面側に一体的に装着された放熱フィン（ヒートシン
ク）、 16aはセラミックパッケージ９とSi配線基板10と
を電気的に接続する第１のボンディングワイヤ、 16bは
Si配線基板10と半導体チップ12とを電気的に接続する第
２のボンディングワイヤである。また、前記配線基板を
兼ねたセラミックパッケージ９の裏面側に装着される放
熱フィン15は、一般的に接着剤層（図示せず）を介して
一体的に配設されている。さらにまた、前記封止体とし
てのメタルキャップ13は、その開口端縁部 13aを、セラ
ミックパッケージ９面に設けられたウエルドリング（図
示せず）面にロー付けないし溶接して気密な封止を構成
している。
を搭載・配置したSi配線基板10を封止する封止体、たと
えばメタルキャップ、14は前記メタルキャップ13による
封止領域外でセラミックパッケージ９の一主面側に導出
された I/Oリード、15は前記セラミックパッケージ９の
他主面側に一体的に装着された放熱フィン（ヒートシン
ク）、 16aはセラミックパッケージ９とSi配線基板10と
を電気的に接続する第１のボンディングワイヤ、 16bは
Si配線基板10と半導体チップ12とを電気的に接続する第
２のボンディングワイヤである。また、前記配線基板を
兼ねたセラミックパッケージ９の裏面側に装着される放
熱フィン15は、一般的に接着剤層（図示せず）を介して
一体的に配設されている。さらにまた、前記封止体とし
てのメタルキャップ13は、その開口端縁部 13aを、セラ
ミックパッケージ９面に設けられたウエルドリング（図
示せず）面にロー付けないし溶接して気密な封止を構成
している。
【００１１】
【発明の効果】上記説明から分かるように、本発明に係
るマルチチップモジュールの構成によれば、セラミック
パッケージ面に対するSi配線基板の接着・一体化に関与
する接着剤層がとくに選択された所定領域にのみ設置さ
れている。すなわち、複数個の半導体チップを搭載・配
置したSi配線基板に対し、それら各半導体チップに対応
する裏面に選択的に、前記接着・一体化に関与する接着
剤層を島状に配置した構成を採っている。このため、マ
ルチチップモジュールの組み立て工程において、前記接
着剤を熱硬化する際などに発生するアウトガスが容易に
外部に放出されるので、ボイドのない（ボイドを含まな
い）緻密な接着剤層を呈する。つまり、前記接着剤層は
熱抵抗を上昇させることなく、接着一体化に寄与すると
ともに、直上部での発熱（半導体チップの動作熱）を容
易に、もしくは確実に、セラミックパッケージ側に伝導
して放熱するので、半導体チップの動作熱に起因する不
都合な問題も効果的に解消ないし回避され、高い信頼性
を保持する。
るマルチチップモジュールの構成によれば、セラミック
パッケージ面に対するSi配線基板の接着・一体化に関与
する接着剤層がとくに選択された所定領域にのみ設置さ
れている。すなわち、複数個の半導体チップを搭載・配
置したSi配線基板に対し、それら各半導体チップに対応
する裏面に選択的に、前記接着・一体化に関与する接着
剤層を島状に配置した構成を採っている。このため、マ
ルチチップモジュールの組み立て工程において、前記接
着剤を熱硬化する際などに発生するアウトガスが容易に
外部に放出されるので、ボイドのない（ボイドを含まな
い）緻密な接着剤層を呈する。つまり、前記接着剤層は
熱抵抗を上昇させることなく、接着一体化に寄与すると
ともに、直上部での発熱（半導体チップの動作熱）を容
易に、もしくは確実に、セラミックパッケージ側に伝導
して放熱するので、半導体チップの動作熱に起因する不
都合な問題も効果的に解消ないし回避され、高い信頼性
を保持する。
【図１】本発明に係るマルチチップモジュールの要部構
成例を示す断面図。
成例を示す断面図。
【図２】本発明に係るマルチチップモジュールの要部構
成例の一部を拡大して示す断面図。
成例の一部を拡大して示す断面図。
【図３】従来のマルチチップモジュールの要部構成を示
す断面図。
す断面図。
１，９…配線基板を兼ねたセラミックパッケージ
２，11…接着剤層（硬化） ３，10…Si配線基板
４，12…半導体チップ ５，13…封止体（メタルキャ
ップ） 5a,13a…封止体（メタルキャップ）の開口端
縁部 ６，14…入出力端子（I/O リード） ７，15
…放熱フィン（ヒートシンク） 8a,16a…第１のボン
ディンクワイヤ 8b,16b…第２のボンディンクワイヤ
２，11…接着剤層（硬化） ３，10…Si配線基板
４，12…半導体チップ ５，13…封止体（メタルキャ
ップ） 5a,13a…封止体（メタルキャップ）の開口端
縁部 ６，14…入出力端子（I/O リード） ７，15
…放熱フィン（ヒートシンク） 8a,16a…第１のボン
ディンクワイヤ 8b,16b…第２のボンディンクワイヤ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/12 9355−4Ｍ Ｈ０１Ｌ 23/12 Ｈ
Claims (1)
- 【請求項１】 一主面に複数個の半導体チップを搭載・
配置したSi配線基板と、前記半導体チップを搭載・配置
したSi配線基板の他主面側を接着剤層を介し一体的に支
持するセラミックパッケージとを具備して成るマルチチ
ップモジュールにおいて、 前記Si配線基板の他主面とセラミックパッケージ面との
間に介在する接着剤層の配置・形成領域を、Si配線基板
面に搭載・配置された各半導体チップの位置に対応し、
かつ半導体チップの搭載・配置領域面よりやや大きめに
選択・設定したことを特徴とするマルチチップモジュー
ル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25110592A JPH06104379A (ja) | 1992-09-21 | 1992-09-21 | マルチチップモジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25110592A JPH06104379A (ja) | 1992-09-21 | 1992-09-21 | マルチチップモジュール |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104379A true JPH06104379A (ja) | 1994-04-15 |
Family
ID=17217723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25110592A Pending JPH06104379A (ja) | 1992-09-21 | 1992-09-21 | マルチチップモジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06104379A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6154372A (en) * | 1993-09-02 | 2000-11-28 | Siemens Aktiengesellschaft | Multichip module for surface mounting on printed circuit boards |
-
1992
- 1992-09-21 JP JP25110592A patent/JPH06104379A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6154372A (en) * | 1993-09-02 | 2000-11-28 | Siemens Aktiengesellschaft | Multichip module for surface mounting on printed circuit boards |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001107 |