JPH0586660B2 - - Google Patents
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- JPH0586660B2 JPH0586660B2 JP60022139A JP2213985A JPH0586660B2 JP H0586660 B2 JPH0586660 B2 JP H0586660B2 JP 60022139 A JP60022139 A JP 60022139A JP 2213985 A JP2213985 A JP 2213985A JP H0586660 B2 JPH0586660 B2 JP H0586660B2
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- 239000000758 substrate Substances 0.000 claims description 30
- 238000000034 method Methods 0.000 claims description 25
- 239000004065 semiconductor Substances 0.000 claims description 24
- 238000005498 polishing Methods 0.000 claims description 17
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 9
- 229910003902 SiCl 4 Inorganic materials 0.000 claims description 5
- 238000000926 separation method Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 81
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 44
- 239000000377 silicon dioxide Substances 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 239000000463 material Substances 0.000 description 15
- 235000012239 silicon dioxide Nutrition 0.000 description 15
- 229910052710 silicon Inorganic materials 0.000 description 14
- 239000010703 silicon Substances 0.000 description 14
- 238000002955 isolation Methods 0.000 description 12
- 239000002002 slurry Substances 0.000 description 11
- 238000000151 deposition Methods 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 239000013078 crystal Substances 0.000 description 8
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical group CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 7
- 238000001020 plasma etching Methods 0.000 description 7
- 239000000126 substance Substances 0.000 description 7
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- 230000008021 deposition Effects 0.000 description 6
- 239000010408 film Substances 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- 125000004429 atom Chemical group 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 4
- 239000004744 fabric Substances 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 229910003910 SiCl4 Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 239000008119 colloidal silica Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 238000002474 experimental method Methods 0.000 description 3
- 238000007517 polishing process Methods 0.000 description 3
- FDNAPBUWERUEDA-UHFFFAOYSA-N silicon tetrachloride Chemical compound Cl[Si](Cl)(Cl)Cl FDNAPBUWERUEDA-UHFFFAOYSA-N 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- VZGDMQKNWNREIO-UHFFFAOYSA-N tetrachloromethane Chemical compound ClC(Cl)(Cl)Cl VZGDMQKNWNREIO-UHFFFAOYSA-N 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 229910003818 SiH2Cl2 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 239000012159 carrier gas Substances 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 239000011247 coating layer Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005429 filling process Methods 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000016507 interphase Effects 0.000 description 1
- 239000002649 leather substitute Substances 0.000 description 1
- 239000012071 phase Substances 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 238000005086 pumping Methods 0.000 description 1
- RMAQACBXLXPBSY-UHFFFAOYSA-N silicic acid Chemical compound O[Si](O)(O)O RMAQACBXLXPBSY-UHFFFAOYSA-N 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
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- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
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- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
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- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
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- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
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- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
- H01L21/02639—Preparation of substrate for selective deposition
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体基板内に空隙のない分離パ
ターンを形成すべく基板内のトレンチ(溝領域)
を充填するための方法に関するものである。さら
に詳しく述べると、この発明の処理方法及びそれ
により出来上がつた構造は、内部にエピタキシヤ
ル半導体物質及び、その物質上に低温CVDによ
り付着した絶縁層とをもつような分離パターンを
半導体基板中に形成することに関与するものであ
る。
ターンを形成すべく基板内のトレンチ(溝領域)
を充填するための方法に関するものである。さら
に詳しく述べると、この発明の処理方法及びそれ
により出来上がつた構造は、内部にエピタキシヤ
ル半導体物質及び、その物質上に低温CVDによ
り付着した絶縁層とをもつような分離パターンを
半導体基板中に形成することに関与するものであ
る。
この明細書中で開示されるのは、半導体基板中
に形成した、空隙(void)のない分離パターンの
形成方法である。
に形成した、空隙(void)のない分離パターンの
形成方法である。
半導体基板内にはほぼ垂直な側面をもつトレン
チ(溝領域)のパターンが形成される。その分離
トレンチのパターンは、能動または受動半導体デ
バイスを含むような単結晶半導体物質の領域を分
離するためのものである。そのトレンチパターン
の深さは約0.3μmより大きい。そして、トレンチ
の側壁には第1の絶縁層が配置される。このと
き、トレンチの基部または底部は単結晶半導体物
質のために開口してある。次にトレンチの基部に
は、その基部から延長されたエピタキシヤル層が
充填される。このエピタキシヤル層の高さはトレ
ンチの基部から500〜1500nmの間である。次に、
エピタキシヤル層上面のトレンチパターンの残り
の面に被覆用の第2の絶縁層が充填される。これ
は、トレンチパターンを外気から分離するためで
ある。トレンチパターン内に空隙が形成されるの
を防止するのは密に充填されるエピタキシヤル単
結晶半導体である。そのエピタキシヤル層は、基
板の主平面にスプリアス成長(spurious
growth)が生じないように成長させる必要があ
る。なぜなら、スプリアス成長はCVD絶縁層の
十分な化学機械的研磨を阻害するおそれがあるか
らである。
チ(溝領域)のパターンが形成される。その分離
トレンチのパターンは、能動または受動半導体デ
バイスを含むような単結晶半導体物質の領域を分
離するためのものである。そのトレンチパターン
の深さは約0.3μmより大きい。そして、トレンチ
の側壁には第1の絶縁層が配置される。このと
き、トレンチの基部または底部は単結晶半導体物
質のために開口してある。次にトレンチの基部に
は、その基部から延長されたエピタキシヤル層が
充填される。このエピタキシヤル層の高さはトレ
ンチの基部から500〜1500nmの間である。次に、
エピタキシヤル層上面のトレンチパターンの残り
の面に被覆用の第2の絶縁層が充填される。これ
は、トレンチパターンを外気から分離するためで
ある。トレンチパターン内に空隙が形成されるの
を防止するのは密に充填されるエピタキシヤル単
結晶半導体である。そのエピタキシヤル層は、基
板の主平面にスプリアス成長(spurious
growth)が生じないように成長させる必要があ
る。なぜなら、スプリアス成長はCVD絶縁層の
十分な化学機械的研磨を阻害するおそれがあるか
らである。
一般にモノリシツク集積回路技術においては、
半導体基板内でさまざまな能動素子及び受動素子
を夫々分離することが必要である。そのような素
子を分離する技術としては、PN接合を逆方向に
バイアスして分離することや、部分的に誘電体で
分離することや、完全に誘電体で分離することな
どがある。誘電体物質としては、2酸化シリコン
及びそれに類する物質が使用されている。誘電体
で分離することは、能動素子及び受動素子にとつ
ては好ましく、PN接合を逆方向にバイアスして
分離することよりも本質的に優れている。なぜな
らば、誘電体で分離すると、回路素子を分離層に
接触させることができて、集積回路における能動
素子及び受動素子の集積密度を高めることができ
るからである。誘電体で分離する技術の中には、
半導体基板に分離用のトレンチのパターンを形成
し、トレンチにシリコン等の物質を成長させて充
填し、トレンチを2酸化シリコンのような絶縁層
を付着して覆うものがあるが、この技術は、十分
な成果をあげていなかつた。本願の発明者は、そ
の原因がトレンチにシリコン等の物質を成長させ
て充填する時に半導体基板の表面にシリコンのス
プリアス成長が生じることにあることを突き止め
た。
半導体基板内でさまざまな能動素子及び受動素子
を夫々分離することが必要である。そのような素
子を分離する技術としては、PN接合を逆方向に
バイアスして分離することや、部分的に誘電体で
分離することや、完全に誘電体で分離することな
どがある。誘電体物質としては、2酸化シリコン
及びそれに類する物質が使用されている。誘電体
で分離することは、能動素子及び受動素子にとつ
ては好ましく、PN接合を逆方向にバイアスして
分離することよりも本質的に優れている。なぜな
らば、誘電体で分離すると、回路素子を分離層に
接触させることができて、集積回路における能動
素子及び受動素子の集積密度を高めることができ
るからである。誘電体で分離する技術の中には、
半導体基板に分離用のトレンチのパターンを形成
し、トレンチにシリコン等の物質を成長させて充
填し、トレンチを2酸化シリコンのような絶縁層
を付着して覆うものがあるが、この技術は、十分
な成果をあげていなかつた。本願の発明者は、そ
の原因がトレンチにシリコン等の物質を成長させ
て充填する時に半導体基板の表面にシリコンのス
プリアス成長が生じることにあることを突き止め
た。
この発明の目的は、ほぼ垂直な側面をもつトレ
ンチ(溝領域)に絶縁層の側壁とエピタキシヤル
成長された単結晶シリコン構造とが充填あれ、次
にその上にCVD法を用いて絶縁層が被覆され、
そのあと化学機械的研磨プロセスを用いてその絶
縁層が平面化されるような単結晶シリコン基板中
に、空隙のない、深い分離構造を形成するための
方法を提供することにある。このプロセスにおい
て克服されるべき重要な問題は、トレンチパター
ンのエピタキシヤルシリコンの成長の間に、絶縁
層の表面に多結晶シリコンの凝似(spurious)成
長が生じることである。
ンチ(溝領域)に絶縁層の側壁とエピタキシヤル
成長された単結晶シリコン構造とが充填あれ、次
にその上にCVD法を用いて絶縁層が被覆され、
そのあと化学機械的研磨プロセスを用いてその絶
縁層が平面化されるような単結晶シリコン基板中
に、空隙のない、深い分離構造を形成するための
方法を提供することにある。このプロセスにおい
て克服されるべき重要な問題は、トレンチパター
ンのエピタキシヤルシリコンの成長の間に、絶縁
層の表面に多結晶シリコンの凝似(spurious)成
長が生じることである。
本発明によれば、先ず半導体基板内にほぼ垂直
な側面をもつトレンチ(溝領域)のパターンが形
成される。そのトレンチパターンは、能動または
受動デバイスを含むような、単結晶半導体物質の
領域を分離するためのものである。そのトレンチ
パターンの深さは約0.3μmより大きい。そして、
トレンチの側壁には、第1の絶縁層が配置され
る。このとき、トレンチの基部または底部は単結
晶半導体物質のために開口してある。次にトレン
チの基部には、その基部から延出されたエピタキ
シヤル層が充填される。このエピタキシヤル層の
高さは、トレンチの基部から約0.5〜1.5μmの間で
ある。次に、トレンチパターンを外気から分離す
るために、エピタキシヤル層上面のトレンチパタ
ーンの残りの面に、被覆用の第2の絶縁層が充填
される。トレンチパターン内に空隙(void)が形
成されるのを防止するのは稠密なエピタキシヤル
単結晶半導体である。そのエピタキシヤル層は、
基板の主平面にスプリアス成長(spurious
growth)が生じないように成長させる必要があ
る。なぜなら、スプリアス成長はCVD絶縁層の
十分な化学機械的研磨を阻害するおそれがあるか
らである。
な側面をもつトレンチ(溝領域)のパターンが形
成される。そのトレンチパターンは、能動または
受動デバイスを含むような、単結晶半導体物質の
領域を分離するためのものである。そのトレンチ
パターンの深さは約0.3μmより大きい。そして、
トレンチの側壁には、第1の絶縁層が配置され
る。このとき、トレンチの基部または底部は単結
晶半導体物質のために開口してある。次にトレン
チの基部には、その基部から延出されたエピタキ
シヤル層が充填される。このエピタキシヤル層の
高さは、トレンチの基部から約0.5〜1.5μmの間で
ある。次に、トレンチパターンを外気から分離す
るために、エピタキシヤル層上面のトレンチパタ
ーンの残りの面に、被覆用の第2の絶縁層が充填
される。トレンチパターン内に空隙(void)が形
成されるのを防止するのは稠密なエピタキシヤル
単結晶半導体である。そのエピタキシヤル層は、
基板の主平面にスプリアス成長(spurious
growth)が生じないように成長させる必要があ
る。なぜなら、スプリアス成長はCVD絶縁層の
十分な化学機械的研磨を阻害するおそれがあるか
らである。
単結晶シリコンのような半導体基板中に、空隙
のない、深い分離パターン構造を形成するための
方法は、先ず絶縁層の側壁と、モノリシツクシリ
コン基板に対して開口した底部とをもつ、ほぼ垂
直な側面のトレンチパターンを形成することによ
り進められる。このトレンチパターンの深さは約
3μmよりも大きい。次に、トレンチ構造の底部か
ら0.5乃至1.5μmまでの稠密な空隙のないトレンチ
構造を形成するために、単結晶シリコンの底部か
らトレンチ中に単結晶シリコンをエピタキシヤル
的に成長させる。このとき、圧力約1気圧、温度
900〜1100℃の条件下でSiCl4−H2−HClガス反応
システムが使用される。これらの処理条件は、ス
プリアス多結晶シリコン成長が絶縁層の表面に形
成されるのを防止するとともに、分離トレンチの
深いパターンに迅速に充填を達成させる。2酸化
シリコンのような、絶縁被覆層はトレンチパター
ンを外気から分離するために利用される。このこ
とはCVD法により絶縁層を付着することにより
行なわれ、トレンチパターンの頂面上の絶縁層を
除去するために化学機械的研磨が採用される。
のない、深い分離パターン構造を形成するための
方法は、先ず絶縁層の側壁と、モノリシツクシリ
コン基板に対して開口した底部とをもつ、ほぼ垂
直な側面のトレンチパターンを形成することによ
り進められる。このトレンチパターンの深さは約
3μmよりも大きい。次に、トレンチ構造の底部か
ら0.5乃至1.5μmまでの稠密な空隙のないトレンチ
構造を形成するために、単結晶シリコンの底部か
らトレンチ中に単結晶シリコンをエピタキシヤル
的に成長させる。このとき、圧力約1気圧、温度
900〜1100℃の条件下でSiCl4−H2−HClガス反応
システムが使用される。これらの処理条件は、ス
プリアス多結晶シリコン成長が絶縁層の表面に形
成されるのを防止するとともに、分離トレンチの
深いパターンに迅速に充填を達成させる。2酸化
シリコンのような、絶縁被覆層はトレンチパター
ンを外気から分離するために利用される。このこ
とはCVD法により絶縁層を付着することにより
行なわれ、トレンチパターンの頂面上の絶縁層を
除去するために化学機械的研磨が採用される。
第1図を参照すると、P導電型の半導体基板1
2が示されている。この半導体基板12は典型的
には結晶学的な<100>方向に向きづけられたシ
リコンであり、1乃至20オーム・cmの抵抗率をも
つ。このサブコレクタ拡散工程を実行するために
は周知のリングラフイ及びエツチング技術が利用
される。次に、典型的には5×1020原子/cm3の表
面濃度レベルをもつ領域を形成するために、周知
の技術を用いてN型の不純物が拡散される。この
N型の不純物は、例えば砒素またはアンチモンで
ある。こうして形成された構造には、ここで、上
面にシリコン酸化膜を形成するために熱酸化工程
が施される。シリコン酸化膜の成長と同時に、半
導体基板中にはN型不純物がさらに基拡散され
る。尚、NPNトランジスタでなくPNPトランジ
スタを形成したいのであれば、この分野の当業者
によく理解されているように逆の導電タイプが使
用される。
2が示されている。この半導体基板12は典型的
には結晶学的な<100>方向に向きづけられたシ
リコンであり、1乃至20オーム・cmの抵抗率をも
つ。このサブコレクタ拡散工程を実行するために
は周知のリングラフイ及びエツチング技術が利用
される。次に、典型的には5×1020原子/cm3の表
面濃度レベルをもつ領域を形成するために、周知
の技術を用いてN型の不純物が拡散される。この
N型の不純物は、例えば砒素またはアンチモンで
ある。こうして形成された構造には、ここで、上
面にシリコン酸化膜を形成するために熱酸化工程
が施される。シリコン酸化膜の成長と同時に、半
導体基板中にはN型不純物がさらに基拡散され
る。尚、NPNトランジスタでなくPNPトランジ
スタを形成したいのであれば、この分野の当業者
によく理解されているように逆の導電タイプが使
用される。
次に、周知のエツチング技術を用いて、シリコ
ン基板表面上の2酸化層が除去される。次にシリ
コン基板はエピタキシヤル成長用のチエンバ内に
配置され、これによりN+拡散領域をもつシリコ
ン基板の主平面上には単結晶シリコン層が成長さ
れる。この成長は、1000℃乃至は1200℃の成長温
度でSiCl4/H2、SiH2Cl2/H2またはSiH4/H2の
混合気体を用いて周知の技術により達成される。
このエピタキシヤル層は厚さは典型的には1.5μm
であるが、0.5〜5μmの範囲であつてもよい。こ
のエピタキシヤル成長の間に、エピタキシヤル層
には、典型的には2×1016原子/cm3程度の低い濃
度のN型不純物がドープされる。また、エピタキ
シヤル成長の間に、N+領域がエピタキシヤル層
中に余剰に拡散し、第1図に示すように最後の
N+領域14が完全に形成される。そして、エピ
タキシヤル層16の残りの部分はN-にドープさ
れる。この領域14は、当業者が理解するよう
に、NPNトランジスタのサブコレクタとして接
続されることになる。
ン基板表面上の2酸化層が除去される。次にシリ
コン基板はエピタキシヤル成長用のチエンバ内に
配置され、これによりN+拡散領域をもつシリコ
ン基板の主平面上には単結晶シリコン層が成長さ
れる。この成長は、1000℃乃至は1200℃の成長温
度でSiCl4/H2、SiH2Cl2/H2またはSiH4/H2の
混合気体を用いて周知の技術により達成される。
このエピタキシヤル層は厚さは典型的には1.5μm
であるが、0.5〜5μmの範囲であつてもよい。こ
のエピタキシヤル成長の間に、エピタキシヤル層
には、典型的には2×1016原子/cm3程度の低い濃
度のN型不純物がドープされる。また、エピタキ
シヤル成長の間に、N+領域がエピタキシヤル層
中に余剰に拡散し、第1図に示すように最後の
N+領域14が完全に形成される。そして、エピ
タキシヤル層16の残りの部分はN-にドープさ
れる。この領域14は、当業者が理解するよう
に、NPNトランジスタのサブコレクタとして接
続されることになる。
次に絶縁層20が基板の主平面上に形成され
る。尚、絶縁層20は複数の層から成つていても
よい。例えば、シリコン酸化層が湿式または乾式
の酸素気体中で、約970℃の温度で熱成長させる
か、CVD法のどちらかの周知の方法により形成
することができる。次にシリコン窒化層が、典型
的にはCVD法によりそのシリコン酸化層の上に
形成される。さらに、そのシリコン窒化層の上に
はCVD法により第2のシリコン酸化層が形成さ
れる。そうして、図示しないがレジスト層がその
絶縁層上に形成される。
る。尚、絶縁層20は複数の層から成つていても
よい。例えば、シリコン酸化層が湿式または乾式
の酸素気体中で、約970℃の温度で熱成長させる
か、CVD法のどちらかの周知の方法により形成
することができる。次にシリコン窒化層が、典型
的にはCVD法によりそのシリコン酸化層の上に
形成される。さらに、そのシリコン窒化層の上に
はCVD法により第2のシリコン酸化層が形成さ
れる。そうして、図示しないがレジスト層がその
絶縁層上に形成される。
この絶縁層は、設計された分離トレンチの所望
のパターン中に開口部が設けられるように、周知
のリソグラフイツク技術を用いてマスクの形にさ
れる。層20は周知の化学エツチング、反応性イ
オンエツチング、またはプラズマエツチング技術
を用いてレジストの開口から単結晶シリコン基板
に達するまでエツチングされる。
のパターン中に開口部が設けられるように、周知
のリソグラフイツク技術を用いてマスクの形にさ
れる。層20は周知の化学エツチング、反応性イ
オンエツチング、またはプラズマエツチング技術
を用いてレジストの開口から単結晶シリコン基板
に達するまでエツチングされる。
この段階で、基板は、層20の表面からレジス
ト層を除去したあと層20をトレンチ形成用のマ
スクとして使用する準備ができたことになる。こ
のプロセスは、トレンチ用のほぼ垂直な側壁を形
成するための非等方的反応性イオンエツチング
(RIE)を用いて実行しなくてはならない。バイ
ポーラデバイスを分離するためのトレンチの深さ
は少くとも3μmであり、好ましくは4.0乃至7.0μm
である。RIEによつてトレンチを形成するための
適切な例は、テトラフルオルメタン(CH4)を使
用することである。その他の適切なガスの例とし
ては、CCl4−Ar及びCl2−Arがある。RIEについ
ての詳細は、1978年11月13日に出願され現在係属
中の米国特許出願第960322号に記載されている。
尚、この特許出願は1975年8月8日に出願され現
在放棄されている米国特許第4104086号の継続出
願である。
ト層を除去したあと層20をトレンチ形成用のマ
スクとして使用する準備ができたことになる。こ
のプロセスは、トレンチ用のほぼ垂直な側壁を形
成するための非等方的反応性イオンエツチング
(RIE)を用いて実行しなくてはならない。バイ
ポーラデバイスを分離するためのトレンチの深さ
は少くとも3μmであり、好ましくは4.0乃至7.0μm
である。RIEによつてトレンチを形成するための
適切な例は、テトラフルオルメタン(CH4)を使
用することである。その他の適切なガスの例とし
ては、CCl4−Ar及びCl2−Arがある。RIEについ
ての詳細は、1978年11月13日に出願され現在係属
中の米国特許出願第960322号に記載されている。
尚、この特許出願は1975年8月8日に出願され現
在放棄されている米国特許第4104086号の継続出
願である。
例えば2酸化シリコンである絶縁層28は、好
適には約970℃のスチーム中でトレンチ表面に熱
酸化により形成される。層28はCVD法により
形成してもよいが、この場合は、層20の表面か
ら付着した2酸化シリコンを除去することが必要
となろう。さて、2酸化シリコンの層28の好ま
しい厚さは50〜500μmである。尚、この場合も層
28としてシリコン酸化層とシリコン窒化層の複
合層を使用してもよい。このシリコン窒化層は周
知のCVD技術によつて付着することができる。
そのあと、別のSiO2層がCVD技術を用いて付着
されることになろう。
適には約970℃のスチーム中でトレンチ表面に熱
酸化により形成される。層28はCVD法により
形成してもよいが、この場合は、層20の表面か
ら付着した2酸化シリコンを除去することが必要
となろう。さて、2酸化シリコンの層28の好ま
しい厚さは50〜500μmである。尚、この場合も層
28としてシリコン酸化層とシリコン窒化層の複
合層を使用してもよい。このシリコン窒化層は周
知のCVD技術によつて付着することができる。
そのあと、別のSiO2層がCVD技術を用いて付着
されることになろう。
次に、典型的にはシリコンである単結晶半導体
物質がトレンチパターン内でトレンチの底の単結
晶半導体からエピタキシヤル的に成長される。シ
リコンの成長は、気体相と固体相の異相間反応シ
ステムにより行なわれる。異相間反応システム
は、望ましくは水素、シリコン及び塩素を含む。
この場合特に好ましいシステムはSiCl4、H2、
HCl及びP+をドープしたB2H6とを含むガスの混
合物である。このエピタキシヤル成長トレンチ充
填工程は900℃〜1100℃の間で実行されるが、ト
レンチの十分に迅速な充填を達成するためには約
1000℃が好適である。このことは、かなりの深さ
のトレンチを与えるため、バイポーラ用のトレン
チ分離パターンが形成される場合にきわめて好適
である。また、約0.01〜0.005オーム・cmの抵抗
率をもつエピタキシヤル充填物質を得るために
は、B2H6などのドーパント濃度は約1×1019原
子/cm3から3×1020原子/cm3の間に設定される。
そして、このあとこの構造を加熱することにより
基板中に、分離構造の一部をなすP+領域32が
形成される。このP+ドーパントは、NPNトラン
ジスタが形成されるべきときに使用される。ゆえ
に、PNPデバイスが形成されるべきときには、
当業者により理解されるように、逆の導電性のド
ーパントが使用される。エピタキシヤル層はトレ
ンチパターンの上面から約0.5μm乃至は1.5μmの
位置まで成長される。こうして出来上がつた構造
が第1図に示す第1段階の構造である。
物質がトレンチパターン内でトレンチの底の単結
晶半導体からエピタキシヤル的に成長される。シ
リコンの成長は、気体相と固体相の異相間反応シ
ステムにより行なわれる。異相間反応システム
は、望ましくは水素、シリコン及び塩素を含む。
この場合特に好ましいシステムはSiCl4、H2、
HCl及びP+をドープしたB2H6とを含むガスの混
合物である。このエピタキシヤル成長トレンチ充
填工程は900℃〜1100℃の間で実行されるが、ト
レンチの十分に迅速な充填を達成するためには約
1000℃が好適である。このことは、かなりの深さ
のトレンチを与えるため、バイポーラ用のトレン
チ分離パターンが形成される場合にきわめて好適
である。また、約0.01〜0.005オーム・cmの抵抗
率をもつエピタキシヤル充填物質を得るために
は、B2H6などのドーパント濃度は約1×1019原
子/cm3から3×1020原子/cm3の間に設定される。
そして、このあとこの構造を加熱することにより
基板中に、分離構造の一部をなすP+領域32が
形成される。このP+ドーパントは、NPNトラン
ジスタが形成されるべきときに使用される。ゆえ
に、PNPデバイスが形成されるべきときには、
当業者により理解されるように、逆の導電性のド
ーパントが使用される。エピタキシヤル層はトレ
ンチパターンの上面から約0.5μm乃至は1.5μmの
位置まで成長される。こうして出来上がつた構造
が第1図に示す第1段階の構造である。
第4図は、トレンチ構造にエピタキシヤル再充
填層を付着するための好ましい付着の進行を示す
図である。この図において、スプリアス成長とし
て矢印をつけた箇所は、スプリアス成長として矢
印をつけた箇所は、スプリアス成長が観察され、
それゆえに実際に使用するには好ましくない領域
をあらわしている。そこで、上記で検査されたサ
ンプルを、HCl/lpm(リツトル/分)流のもと
で付着してみた。すると、HClの0.6lpm及びそれ
以上の流れのもとでは、スプリアス成長が観察さ
れなかつた。この、スプリアス成長のない領域は
第4図と第5図とに示されており、そこではHCl
が0.6lpm(リツトル/分)だけ流入される。そし
て、第5図から見てとれるようにHClの流入が増
加するにつれて付着速度が減少するのであるか
ら、深いトレンチを充填するためにはトレンチ中
の好適な充填速度は0.05〜0.3μm/分であり、最
適には第5図に示すように0.1μm/分である。ま
た、充填速度を高めるためには、第5図に示すよ
うにSiCl4の流入量を増加させればよい。尚、エ
ピタキシヤル再充填に先立つてトレンチの適当な
予備クリーニング工程が行なわれる。このクリー
ニング工程は、RIEクリーニングのあとO2アツシ
ユに30分さらすことと含む。また、室温で形成さ
れる任意のシリコン酸化膜を除去するためには、
緩衝されたHFが使用される。
填層を付着するための好ましい付着の進行を示す
図である。この図において、スプリアス成長とし
て矢印をつけた箇所は、スプリアス成長として矢
印をつけた箇所は、スプリアス成長が観察され、
それゆえに実際に使用するには好ましくない領域
をあらわしている。そこで、上記で検査されたサ
ンプルを、HCl/lpm(リツトル/分)流のもと
で付着してみた。すると、HClの0.6lpm及びそれ
以上の流れのもとでは、スプリアス成長が観察さ
れなかつた。この、スプリアス成長のない領域は
第4図と第5図とに示されており、そこではHCl
が0.6lpm(リツトル/分)だけ流入される。そし
て、第5図から見てとれるようにHClの流入が増
加するにつれて付着速度が減少するのであるか
ら、深いトレンチを充填するためにはトレンチ中
の好適な充填速度は0.05〜0.3μm/分であり、最
適には第5図に示すように0.1μm/分である。ま
た、充填速度を高めるためには、第5図に示すよ
うにSiCl4の流入量を増加させればよい。尚、エ
ピタキシヤル再充填に先立つてトレンチの適当な
予備クリーニング工程が行なわれる。このクリー
ニング工程は、RIEクリーニングのあとO2アツシ
ユに30分さらすことと含む。また、室温で形成さ
れる任意のシリコン酸化膜を除去するためには、
緩衝されたHFが使用される。
同一の集積回路基板上でトレンチの幅は、例え
ば1〜300μmのさまざまな値に亘る。実験によれ
ば、エピタキシヤルシリコンの再充填レベルは上
記範囲ではトレンチの幅に対してそれほど変化せ
ず、実験的に見出された最大公称偏差値は約±10
%であつた。そして、このシステムを用いた再充
填層は空隙(void)を含むことがなく、また成長
された頂部の平面は高度に配向された単結晶成長
をあらわしていた。
ば1〜300μmのさまざまな値に亘る。実験によれ
ば、エピタキシヤルシリコンの再充填レベルは上
記範囲ではトレンチの幅に対してそれほど変化せ
ず、実験的に見出された最大公称偏差値は約±10
%であつた。そして、このシステムを用いた再充
填層は空隙(void)を含むことがなく、また成長
された頂部の平面は高度に配向された単結晶成長
をあらわしていた。
次に、第2図に示すように、低温で適当な絶縁
層36が付着される。この層は、平面化工程のあ
とでエピタキシヤル充填層上に0.5〜1.5μmの絶縁
層が残されるように付着されなくてはならない。
この被覆層として好ましい物質として、2酸化シ
リコン層を形成するためのテトラエトキシシラン
(TEOS)がある。この薄膜は730℃の低温システ
ムで、最適には1torr以下で付着され、このとき
担体用のガスとしてN2が使用される。TEOSの
供給源は55℃(11torr)の状態にあり、そのポン
ピング速度により圧力が制御される。この薄膜
は、800〜900℃間のスチームで約30分間凝縮され
る。尚、この処理のより詳しい記載については米
国特許第3934060号を参照されたい。
層36が付着される。この層は、平面化工程のあ
とでエピタキシヤル充填層上に0.5〜1.5μmの絶縁
層が残されるように付着されなくてはならない。
この被覆層として好ましい物質として、2酸化シ
リコン層を形成するためのテトラエトキシシラン
(TEOS)がある。この薄膜は730℃の低温システ
ムで、最適には1torr以下で付着され、このとき
担体用のガスとしてN2が使用される。TEOSの
供給源は55℃(11torr)の状態にあり、そのポン
ピング速度により圧力が制御される。この薄膜
は、800〜900℃間のスチームで約30分間凝縮され
る。尚、この処理のより詳しい記載については米
国特許第3934060号を参照されたい。
ここでトレンチパターン上から絶縁層36を除
去するために、化学機械的研磨工程を使用して研
磨が行なわれる。化学機械的研磨工程は絶縁層3
6の組成に応じて異なる。絶縁層36としての2
酸化シリコン層がTEOS処理により形成されたも
のであれば、pHを約12に調整するために水酸化
カリウムを加えた、重量比6%のコロイド状のシ
リカを用いて研磨が行なわれる。このスラリーは
“Syton HT−50”の商標で知られる、米国ミズ
ーリ州セント・ルイスに居在のモンサント社
(Monsanto Company)から購入可能なシリカゾ
ル組成物のようなコロイド状のシリカを用いて形
成することができる。このSyton HT−50は重量
比が約50%で粒子の最大の大きさが40〜45mμの
シリカの内容を有している。そして研磨機はスラ
リの出口をもつボウルと、駆動プレートとを備え
ている。このプレート上には、人造皮革や、米国
デラウエア州ニユーアークに居在のポデル社
(Podell Inc.)によつて製造されている
PODELL210のようなポロメリツク生地
(poromeric material)からなる軟質または硬質
の面が適当な手段によつて取り付けられる。そし
てこのプレートは、シヤフトを介して適当な回転
駆動手段により回動される。研磨すべきウエーハ
は、適当な接着または装着手段によつて上記ポロ
メリツク面との対向面上に取り付けられる。上面
にウエーハを取り付けたプレートは、ウエーハを
研磨面に対してしつかりと付勢するために研磨面
方向へ適当な圧力を加えた状態に維持されてい
る。このときの好適な圧力は約2〜6プサイの間
である。上面にポロメリツク研磨用生地を取り付
けた駆動プレートの回転によつて、ウエーハ上面
とは相対的な、ポロメリツク生地の回転がつくり
出される。尚、ウエーハの表面は回転するプレー
トの開口部を介して研磨用のスラリーを流し込む
ことにより余分な量のスラリーで常に湿されてい
る。このとき、所定のポンプによりその開口から
スラリーが供給される。余分なスラリーは回転す
るプレートの端部から飛散し、排出用の開口から
流出する。さて、研磨によるウエーハ上面の除去
速度は4000オングストローム/分である。しか
し、シリコン窒化膜が停止層として使用されてい
る場合は、シリコン窒化膜上にシリコン酸化膜上
が存在しているために、研磨速度は10:1とな
る。
去するために、化学機械的研磨工程を使用して研
磨が行なわれる。化学機械的研磨工程は絶縁層3
6の組成に応じて異なる。絶縁層36としての2
酸化シリコン層がTEOS処理により形成されたも
のであれば、pHを約12に調整するために水酸化
カリウムを加えた、重量比6%のコロイド状のシ
リカを用いて研磨が行なわれる。このスラリーは
“Syton HT−50”の商標で知られる、米国ミズ
ーリ州セント・ルイスに居在のモンサント社
(Monsanto Company)から購入可能なシリカゾ
ル組成物のようなコロイド状のシリカを用いて形
成することができる。このSyton HT−50は重量
比が約50%で粒子の最大の大きさが40〜45mμの
シリカの内容を有している。そして研磨機はスラ
リの出口をもつボウルと、駆動プレートとを備え
ている。このプレート上には、人造皮革や、米国
デラウエア州ニユーアークに居在のポデル社
(Podell Inc.)によつて製造されている
PODELL210のようなポロメリツク生地
(poromeric material)からなる軟質または硬質
の面が適当な手段によつて取り付けられる。そし
てこのプレートは、シヤフトを介して適当な回転
駆動手段により回動される。研磨すべきウエーハ
は、適当な接着または装着手段によつて上記ポロ
メリツク面との対向面上に取り付けられる。上面
にウエーハを取り付けたプレートは、ウエーハを
研磨面に対してしつかりと付勢するために研磨面
方向へ適当な圧力を加えた状態に維持されてい
る。このときの好適な圧力は約2〜6プサイの間
である。上面にポロメリツク研磨用生地を取り付
けた駆動プレートの回転によつて、ウエーハ上面
とは相対的な、ポロメリツク生地の回転がつくり
出される。尚、ウエーハの表面は回転するプレー
トの開口部を介して研磨用のスラリーを流し込む
ことにより余分な量のスラリーで常に湿されてい
る。このとき、所定のポンプによりその開口から
スラリーが供給される。余分なスラリーは回転す
るプレートの端部から飛散し、排出用の開口から
流出する。さて、研磨によるウエーハ上面の除去
速度は4000オングストローム/分である。しか
し、シリコン窒化膜が停止層として使用されてい
る場合は、シリコン窒化膜上にシリコン酸化膜上
が存在しているために、研磨速度は10:1とな
る。
この化学機械的研磨機構は完全には解明されて
いない。しかし、次のように信じられている。す
なわち、2酸化シリコンの表面がスラリーによつ
て加水分解され、ポロメリツク表面が、Si3N4に
到達するまでウエーハ上面の加水分解された物質
を拭い去るのだと考えられている。Si3N4はスラ
リーとこのPH条件では2酸化シリコンほど速くは
研磨されない。研磨速度はSiO2とSi3N4とで10:
1である。
いない。しかし、次のように信じられている。す
なわち、2酸化シリコンの表面がスラリーによつ
て加水分解され、ポロメリツク表面が、Si3N4に
到達するまでウエーハ上面の加水分解された物質
を拭い去るのだと考えられている。Si3N4はスラ
リーとこのPH条件では2酸化シリコンほど速くは
研磨されない。研磨速度はSiO2とSi3N4とで10:
1である。
次に、より具体的な実施例を次に示してみよ
う。
う。
具体的な実施例
第4図及び第5図に要約されたデータとして測
定され得られたエピタキシヤル再充填層が1000
℃、大気圧付近の圧力下でSiCl4−H2を用いて形
成された。このとき、プロツトで示すようにHCl
を用いた場合と用いない場合の両方が行なわれ
た。このエピタキシヤル再充填層は米国カリフオ
ルニア州サンタクララのアプライド・マテリアル
ズ(Applied Malerials)社により製造された
AMC7800反応器中で付着された。このときドー
パントとしてB2H6が使用された。SiCl4の流入量
は、毎分120のH2の流れの中で10.2g/分であ
つた。第4図には、HClが存在する場合と存在し
ない場合のそれぞれにつき、充填レベル対時間
の、複数のケースにおけるプロツトが示されてい
る。第4図から見てとれるように、HClが用いら
れない場合はエピタキシヤル再充填層にスプリア
ス成長が観察され、一方0.6/分のHClが用い
られた場合は再充填層にスプリアス成長が観察さ
れなかつた。
定され得られたエピタキシヤル再充填層が1000
℃、大気圧付近の圧力下でSiCl4−H2を用いて形
成された。このとき、プロツトで示すようにHCl
を用いた場合と用いない場合の両方が行なわれ
た。このエピタキシヤル再充填層は米国カリフオ
ルニア州サンタクララのアプライド・マテリアル
ズ(Applied Malerials)社により製造された
AMC7800反応器中で付着された。このときドー
パントとしてB2H6が使用された。SiCl4の流入量
は、毎分120のH2の流れの中で10.2g/分であ
つた。第4図には、HClが存在する場合と存在し
ない場合のそれぞれにつき、充填レベル対時間
の、複数のケースにおけるプロツトが示されてい
る。第4図から見てとれるように、HClが用いら
れない場合はエピタキシヤル再充填層にスプリア
ス成長が観察され、一方0.6/分のHClが用い
られた場合は再充填層にスプリアス成長が観察さ
れなかつた。
トレンチはシリコンウエーハの上面から1.5μm
まで充填された。トレンチをもつ表面上には
2.0μmの低温2酸化シリコン層が被覆付着され
た。その付着には730℃の低温CVDシステムにお
いてテトラエトキシシラン(TEOS)が使用され
た。次にその2酸化シリコン層は、800℃のスチ
ームで30分間加熱することにより凝結された。
まで充填された。トレンチをもつ表面上には
2.0μmの低温2酸化シリコン層が被覆付着され
た。その付着には730℃の低温CVDシステムにお
いてテトラエトキシシラン(TEOS)が使用され
た。次にその2酸化シリコン層は、800℃のスチ
ームで30分間加熱することにより凝結された。
TEOSを用いて付着した2酸化シリコン層は、
ウエーハ上のすべての2酸化シリコンを除去する
べく研磨された。その結果、2酸化シリコンの被
覆層をもつ充填されたトレンチが得られた。その
研磨はPH12の、重量比6%のコロイド状シリカの
スラリーを用いて行なわれた。そのPHはKOHを
用いて調節された。研磨されるべきウエーハは一
方のプレートに固定された。もう一方のプレート
には、米国デラウエア州ニユーアークのポデル社
によつて製造されたIC−40ポロメリツク生地が
取り付けられた。ポロメリツク生地の面は3プサ
イの圧力でウエーハにしつかりと押しつけられ
た。ポロメリツク面を保持するプレートは、ウエ
ーハを保持するプレートと相対的な回転を生じる
ように駆動された。ウエーハの表面は、回転する
プレートの中央の開口から研磨用のスラリーを流
出させることにより、過剰なスラリーで常時湿さ
れた。そして、トレンチ上の2酸化シリコン層は
毎分400nmの速度で除去された。
ウエーハ上のすべての2酸化シリコンを除去する
べく研磨された。その結果、2酸化シリコンの被
覆層をもつ充填されたトレンチが得られた。その
研磨はPH12の、重量比6%のコロイド状シリカの
スラリーを用いて行なわれた。そのPHはKOHを
用いて調節された。研磨されるべきウエーハは一
方のプレートに固定された。もう一方のプレート
には、米国デラウエア州ニユーアークのポデル社
によつて製造されたIC−40ポロメリツク生地が
取り付けられた。ポロメリツク生地の面は3プサ
イの圧力でウエーハにしつかりと押しつけられ
た。ポロメリツク面を保持するプレートは、ウエ
ーハを保持するプレートと相対的な回転を生じる
ように駆動された。ウエーハの表面は、回転する
プレートの中央の開口から研磨用のスラリーを流
出させることにより、過剰なスラリーで常時湿さ
れた。そして、トレンチ上の2酸化シリコン層は
毎分400nmの速度で除去された。
HCl流量の実験
HClの流量の個々の実験で0/分〜5/分
に変化させてみた。すると、HClの流量が0/
分と0.5/分の間にあるときはスプリアス成長
を生じた。ところがHClの流量を約0.5/分と
したときスプリアス成長の顕著な減少が生じ、そ
の流量が0.6/分のときはスプリアス成長が起
こらなかつた。HClの流入が0.6/分以上のと
きはスプリアス成長が観察されなかつたけれど
も、その流量が1.4/分以上になると、付着速
度が、深いトレンチの充填には適合しない
0.05μm/分という値になつた。また、HClの流
量が2.3/分以上になると、付着よりもむしろ
エツチングが行なわれた(データは示さない)。
そこで、スプリアス成長を低減するとともに、適
当な充填速度で平らな、ほとんど小片部のない再
充填層を得るためには、HClの流量がほぼ1.0〜
1.4/分の条件下で付着を行うのが好適である
ように思われる。HClの最適な流量値は1.1/
分と1.2/分の間である。
に変化させてみた。すると、HClの流量が0/
分と0.5/分の間にあるときはスプリアス成長
を生じた。ところがHClの流量を約0.5/分と
したときスプリアス成長の顕著な減少が生じ、そ
の流量が0.6/分のときはスプリアス成長が起
こらなかつた。HClの流入が0.6/分以上のと
きはスプリアス成長が観察されなかつたけれど
も、その流量が1.4/分以上になると、付着速
度が、深いトレンチの充填には適合しない
0.05μm/分という値になつた。また、HClの流
量が2.3/分以上になると、付着よりもむしろ
エツチングが行なわれた(データは示さない)。
そこで、スプリアス成長を低減するとともに、適
当な充填速度で平らな、ほとんど小片部のない再
充填層を得るためには、HClの流量がほぼ1.0〜
1.4/分の条件下で付着を行うのが好適である
ように思われる。HClの最適な流量値は1.1/
分と1.2/分の間である。
以上のように、この発明によれば、HClの存在
下でトレンチにエピタキシヤル層を成長させるよ
うにしたので、スプリアス成長を防止でき、平ら
な上面をもつトレンチ分離領域を形成できるとい
う効果がある。
下でトレンチにエピタキシヤル層を成長させるよ
うにしたので、スプリアス成長を防止でき、平ら
な上面をもつトレンチ分離領域を形成できるとい
う効果がある。
第1〜3図は、本発明に基づき、単結晶基板中
に空隙のない分離構造を形成するためのプロセス
を図式的に示す図、第4図は、SiCl4−H2システ
ムにおいて、HClが使用された場合と使用されな
かつた場合とにおける、充填レベルと時間の関係
をあらわすグラフ表示の図、第5図は、SiCl4の
異なる2つの流量における、HClの流量と充填レ
ベルの関係をあらわすグラフ表示の図である。 12……半導体基板、28……第1の絶縁層、
36……第2の絶縁層。
に空隙のない分離構造を形成するためのプロセス
を図式的に示す図、第4図は、SiCl4−H2システ
ムにおいて、HClが使用された場合と使用されな
かつた場合とにおける、充填レベルと時間の関係
をあらわすグラフ表示の図、第5図は、SiCl4の
異なる2つの流量における、HClの流量と充填レ
ベルの関係をあらわすグラフ表示の図である。 12……半導体基板、28……第1の絶縁層、
36……第2の絶縁層。
Claims (1)
- 【特許請求の範囲】 1 表面が絶縁層で覆われた単結晶シリコン基板
に実質的に垂直な側壁を有するトレンチのパター
ンを形成し、 上記トレンチの側壁に第1の絶縁層を形成し、 上記トレンチの底部の単結晶シリコン基板か
ら、ほぼ大気圧に等しい圧力及び900乃至1100℃
でSiCl4−H2−HClを用い、HClの流量を0.6乃至
2.31/分にしてエピタキシヤル層を成長させ、 上記トレンチの上部を塞ぐようにCVD法によ
り第2の絶縁層を上記基板の表面に付着し、 上記トレンチの上面がほぼ平らになるように化
学機械研磨技術により上記第2の絶縁層を研磨す
る半導体基板における分離パターンの形成方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/624,320 US4526631A (en) | 1984-06-25 | 1984-06-25 | Method for forming a void free isolation pattern utilizing etch and refill techniques |
US624320 | 1984-06-25 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6113641A JPS6113641A (ja) | 1986-01-21 |
JPH0586660B2 true JPH0586660B2 (ja) | 1993-12-13 |
Family
ID=24501530
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP60022139A Granted JPS6113641A (ja) | 1984-06-25 | 1985-02-08 | 半導体基板における分離パタ−ンの形成方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4526631A (ja) |
EP (1) | EP0166121A3 (ja) |
JP (1) | JPS6113641A (ja) |
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