JPH0555220A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0555220A
JPH0555220A JP21256191A JP21256191A JPH0555220A JP H0555220 A JPH0555220 A JP H0555220A JP 21256191 A JP21256191 A JP 21256191A JP 21256191 A JP21256191 A JP 21256191A JP H0555220 A JPH0555220 A JP H0555220A
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JP
Japan
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film
etchback
etching
emission spectrum
deposited
Prior art date
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Pending
Application number
JP21256191A
Other languages
English (en)
Inventor
Jun Ozaki
純 尾崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH0555220A publication Critical patent/JPH0555220A/ja
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Abstract

(57)【要約】 【目的】エッチバックにより平坦化された層間絶縁膜に
発生していた絶縁耐圧不良の問題を解消する。 【構成】シリコン基板1上に形成されたポリシリコン3
を覆って、CVDSiO2 膜4を堆積する。その上にC
VDSiO2 膜4と材質の異なるBPSG膜5を堆積す
る。つぎに終点検出手段を備えた枚葉式反応性イオンエ
ッチング装置を用いてエッチバックを行なう。エッチバ
ックの終点の検出はプラズマ発光スペクトルの強度がエ
ッチング速度に比例して変化することを利用して行な
う。CVDSiO2 膜4が露出した時点で、発光スペク
トル強度に大きな変化がある。この時点をモニターする
ことにより、所定の膜厚の層間絶縁膜4,5を得ること
ができる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にエッチバック法による平坦化技術に関するも
のである。
【0002】
【従来の技術】半導体集積回路の高密度化が進むにつれ
て、内部配線の線幅が一層微細になっている。微細パタ
ーンの形成を容易にするため、配線を覆って形成される
層間絶縁膜には、より一層の平坦性が求められている。
【0003】従来のエッチバックによる平坦化につい
て、図5(a)および(c)を参照して説明する。
【0004】はじめに図5(a)に示すように、シリコ
ン基板1上の酸化膜2にポリシリコンパターン3を形成
してから、層間絶縁膜としてBPSG膜を成長し、高温
の熱処理を施すことにより、平坦なBPSG膜5を形成
する。
【0005】つぎに図5(b)に示すように、反応性イ
オンエッチングによりBPSG膜5をエッチバックして
層間絶縁膜であるBPSG膜5の膜厚を所定の厚さに調
整する。
【0006】
【発明が解決しようとする課題】堆積されたBPSG膜
の膜厚や、エッチバック工程におけるBPSG膜のエッ
チング速度には、ばらつきがある。したがってエッチバ
ック後のBPSG膜を所望の膜厚に制御することは困難
であった。
【0007】そのためポリシリコン上のBPSG膜が薄
くなり、層間絶縁膜の絶縁耐圧が不充分になる問題があ
った。さらにエッチバックが進むと、図5(c)に示す
ようにポリシリコン3が露出してしまうという問題があ
った。
【0008】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、シリコン基板の一主面に第1の薄膜を堆積す
る工程と、前記第1の薄膜と異なる元素構成からなる第
2の薄膜を堆積する工程と、エッチング終点検出手段を
備えたエッチング装置により、前記第2の薄膜をエッチ
バックする工程とを含むものである。
【0009】
【実施例】本発明の第1の実施例について、図1(a)
および(b)を参照して説明する。
【0010】はじめに図1(a)に示すように、シリコ
ン基板1上に酸化膜2を堆積し、その上にポリシリコン
を堆積してから、レジスト(図示せず)をマスクとして
選択エッチングすることにより、厚さ300nmのポリ
シリコン3を形成する。
【0011】つぎに常圧CVD法により厚さ200nm
のCVDSiO2 膜4を成長して、ポリシリコン3を覆
う。つぎに常圧CVD法により厚さ800nmのBPS
G膜を成長したのち、900℃のN2 雰囲気で熱処理し
て平坦なBPSG膜5を形成する。
【0012】つぎに図1(b)に示すように、CF4
スを用いた枚葉式の反応性イオンエッチング装置によ
り、BPSG膜5をエッチバックする。エッチバック時
のBPSG膜のエッチング速度は800nm/min、
CVDSiO2 膜のエッチング速度は500nm/mi
nである。
【0013】酸化膜(CVDSiO2 膜)4の反応性イ
オンエッチングにおいて、反応生成物としてCOガスが
発生し、その発生スペクトル強度はエッチング速度に比
例する。図2に示すようにエッチング中に生じるCOガ
スの発光スペクトル強度が下って、BPSG膜からCV
DSiO2 膜へエッチングが移行したところを終点とし
て検知することができる。
【0014】BPSG膜および材質(元素構成)の異な
るCVDSiO2 膜の2種類の複合層間絶縁膜を用いて
いる。これを枚葉式の反応性イオンエッチング装置でエ
ッチバックする。終点検出機構として発光スペクトル強
度をモニターすることにより、所定の膜厚の層間絶縁膜
を形成することができる。もしBPSG膜の膜厚にばら
つきが生じても、CVDSiO2 膜とは材質が異なるの
で、エッチング速度の比を大きくすることによりオーバ
ーエッチングを避けることができる。
【0015】つぎに本発明の第2の実施例について、図
3(a)〜(c)を参照して説明する。
【0016】はじめに図3(a)に示すように、シリコ
ン基板1上に堆積した膜厚800nmの酸化膜2にコン
タクトホール7を開口する。つぎに厚さ100nmの窒
化チタン8を堆積したのち、CVD法により厚さ800
nmのタングステン9を堆積してコンタクトホール7を
覆う。
【0017】つぎに図3(b)に示すように、SF6
スを用いた反応性イオンエッチングにより、タングステ
ン9をエッチバックする。この反応性イオンエッチング
でのタングステン9のエッチング速度は100nm/m
inであるのに対して、窒化チタン8はほとんどエッチ
ングされない。
【0018】反応性イオンエッチング中の(F)弗素の
発光スペクトルの時間的変化をモニターすると、図4の
ようになりタングステンエッチングの終点を検出するの
は容易であることがわかる。
【0019】つぎに図3(c)に示すように、Cl2
スを用いた反応性イオンエッチングにより表面に露出し
ている窒化チタン8をエッチングする。
【0020】互いにエッチング速度の異なるタングステ
ン9および窒化チタン8の2層膜を用いる。終点検出機
構を備えた枚葉式反応性イオンエッチング装置でエッチ
バックすることにより、コンタクトホール7のみにタン
グステンを埋め込むことができる。
【0021】
【発明の効果】互いに材質の異なる2層膜を形成して、
反応性イオンエッチング中の発光スペクトルの強度変化
をモニターする。その結果エッチバック量を正確に制御
することが可能になる。層間絶縁膜が薄くなり過ぎるこ
とによる、絶縁耐圧の劣化を防ぐ効果がある。
【図面の簡単な説明】
【図1】本発明の第1の実施例を工程順に示す断面図で
ある。
【図2】COのプラズマ発光スペクトルの時間変化を示
すグラフである。
【図3】本発明の第2の実施例を工程順に示す断面図で
ある。
【図4】Fのプラズマ発光スペクトルの時間変化を示す
グラフである。
【図5】従来のエッチバックによる平坦化を工程順に示
すグラフである。
【符号の説明】
1 シリコン基板 2 酸化膜 3 ポリシリコン 4 CVDSiO2 膜 5 BPSG膜 6 酸化膜 7 コンタクトホール 8 窒化チタン 9 タングステン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/90 C 7353−4M

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 シリコン基板の一主面に第1の薄膜を堆
    積する工程と、前記第1の薄膜と異なる元素構成からな
    る第2の薄膜を堆積する工程と、エッチング終点検出手
    段を備えたエッチング装置により、前記第2の薄膜をエ
    ッチバックする工程とを含む半導体装置の製造方法。
JP21256191A 1991-08-26 1991-08-26 半導体装置の製造方法 Pending JPH0555220A (ja)

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Effective date: 19980224