JPH05507587A - 超伝導・半導体回路、素子、装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の名称　超伝導・半導体回路、素子、装置技術分野 この発明は、半導体素子に組み合わせられた超伝導材から製造されて低温で動作 可能な混成回路、素子に関する。ここに記載されるのは時にＪＯＦＥＴと略記さ れるジョセフソンＦＥＴ、５ＦＥＴと略記される超伝導ＦＥＴなとの超伝導電界 効果トランジスタ状素子であり、また、上記素子が低温０ＭＯ３素子と組み合わ され高速低電力消費の記憶論理回路等の応用面で使用されるときの利用向上化で ある。低臨界温度（Ｔ　ｃ　＜　＝　２０　Ｋ　）の超伝導材ばかりでなく高臨 界温度（”ｒｃ＜２０Ｋ）の超伝導材も使用できる。

背景技術 臨界温度が液体窒素温度以上の超伝導体の発見によって混成超伝導・半導体電子 回路応用面への関心が急速に高まった。

通常の半導体回路と素子とを相互接続するために超伝導素子を使用することの可 能性が研究されてきた。従来、混成３端子素子を調査、製造してきての一般的結 論は、この種素子には興味をもてるが技術的には本質的に利用価値がないという ことであった。この種素子の開発の動機は、通常のジョセフソン・トンネル接合 の利得、絶縁度を向上させること、通常の回路機能を全て遂行できるトランジス タ回路のような能動素子を提供することにあった。

そして、超伝導電界効果トランジスタが製造された。図１は超伝導ＦＥＴの構造 を示す、超伝導ＦＥＴは通常の半導体ＦＥＴ構造と同様であるがソースとドレイ ンとが超伝導体でなければならない。現在までに製造された素子のチャンネル長 は０．１から１．０μｍの範囲にある。超伝導ＦＥＴの機能は通常の半導体ＦＥ Ｔと同様であるが、超伝導ＦＥＴは、近接効果として知られる超伝導の導電機構 特性を利用している。トンネル接合の薄いバリヤ（１０〜６０ｎｍ）に比較して 、超伝導ＦＥＴのチャンネル長は大きく移送機構がトンネル効果でありえないこ とを示している。超伝導電子は不純物半導体内へ拡散できこれを弱く超伝導化す る。これを近接効果という０反転層も超伝導電流を保持できこの反転層が形成さ れている材料は再生ドープされる必要がないので、不純物半導体は再生ドープさ れる必要がない。

ソースからドレインへ流れる電流をゲート電圧で制御する点は超伝導ＦＥＴも半 導体ＦＥＴも機能が同様である。超伝導ＦＥＴでは、零電圧電流の大きさをゲー ト電極によって制御できる６素子のドレインは電圧状ＩＩＩ（数１０ミリボルト の桁）または丁度零電圧にある。５ＦＥＴはドレイン・ソース電圧が零のとき相 互コンダンタンスが零でないという特徴をもっている。半導体ＦＥＴにはこの性 質がない、素子としては極めて低電力損失の高速チイツチングを行う期待がもた れている。使用構造の如何によらず、零電圧ドレイン電流をオン、オフするのに 要するゲート電圧は極めて小さい。現在まで研究されて製造された超伝導ＦＥＴ は低温超伝導体のものだけであｉハこれは電力利得が零であり、他の論理レベル 電圧回路回復がないと、論理ゲートの５ＦＥＴ列を作動するのに十分な大きさの 出力電圧信号を発生しないので実際的重要性が殆どないと考えられている。

２個の超伝導体を種々に弱く結合させるとジョセフソン効果を呈する０弱い結合 としてはトンネル・バリヤ、超伝導体自身の幾何学的制限、数百ナノメータ以下 の通常金属の膜等がある。こうした構造を弱リンクと呼ぶ。

通常金属弱リンクに対して、臨界電流Ｉ０はリンク内の通常キャリヤ密度の関数 である。Ｌをリンクの長さ、ξｎを通常金属内の結合長とすると、■。はｅｘｐ 　（−Ｌ／ξｎ）に比例する。ξｎは ４！ｎ＝（ｈ°μ／６　ｙ＋ｍ”ｅ　ｋＴ）ｌ１２（３ｘ’ｎ）ｌ１３で与えら れる。但し、ｈは換算ブランク定数、ｍはキャリヤ易動度、Ｔは絶対温度、ｍ★ はキャリヤの有効質量、ｋはボルツマン定数、ｎは通常金属内のキャリヤ密度で ある。再生ドープされた半導体の結合長は、４．２に以下の温度で通常数百ナノ メータである。

半導体ＦＥＴに類似する超伝導３端子素子を開発する提案が多くなされた。しか し、提案素子は全てがゲート下の領域のキャリヤ密度、従って、ζｎに対する上 式に従う臨界電流を変化させることによって機能している。そして、実際の素子 構成では素子の半導体部分としてシリコン、ＩｎＡｓまたはＧ　ａ　Ａ　Ｓを用 いている。

１３！１２は代表的な３端子超伝導ＦＥＴのソース・ドレイン電圧・電流（１− Ｖ）特性を示す、電圧状態での特性の傾斜の逆数が素子の通常抵抗ＲＮである。

素子のソース・ドレイン間を流れ得る最大零電圧（ジョセフソン）電流が臨界電 流１、である、バイアス電流１．がＩｃよりも小さいと、ソース・ドレイン間の 電圧は丁度零である。３端子超伝導ＦＥＴでは、ゲート電極に印加された電圧に よってＩＣが制御される。

図３はエンハンスメント・モード動作の典型的超伝導ＦＥＴの構成図である１図 示のように素子ゲートに対する真理値表は以下の通りである。

Ｖｉｎ　、　Ｖｏｕｔ ＯＶａａ　（＞ｖ、、＋、） Ｖａａ　（＞Ｖ、、＋、）　Ｉ　１Ｒ１１この回路はＩ　ｂ　ＲＮ　＞　Ｖ　− ＋　１即ちバイアス電流と弱リンクの通常抵抗との積がＶ　＋＋　ｒ　ｌ　ｔつ まり後続の素子内に零電圧出力を誘導するのに要する電圧よりも大きい時のみ論 理ゲート列（仮想線で示す）に使用できる。しかし、従来の素子はどれもＩ　ａ 　ＲＮがＶ　＠　ｆ　ｌ　１よりもかなり小さい、従って従来の超伝導ＦＥＴは 実用的でないと考えられてきた。

図３の回路で素子が零電圧状態で動作可能であるためにはバイアス電流１．が最 大可能臨界電流ＩＣよりも小さくなければならない、従って、もっと一般的には Ｉ　ｃ　Ｒｓ　＞　Ｖ　−ｔ＋　＝であることが超伝導ＦＥＴに要求される。公 知のどの５ＦＥＴも積１　ｃ　Ｒｓが後続素子の必要臨界ゲート電圧よりもかな り小さいことが分かっている。ある研究では、この状況の改善策として超伝導Ｆ ＥＴを高温超伝導素子を用いて作ることを提案している１例えば、エイ・ダブリ ュ・クラインザッサーとティー・エヌ・ジャクソンの「近接効果超伝導ＦＥＴの 展望」、アイ・イー・イー・イー、トランザクション、マツダ、マツダ２５巻、 １２７４〜１２７７頁、１９８９を参照のこと、これらの研究は利得のある素子 の製造が高いＩ　ｃ　ＲＮ積によって可能であると結論付けているが、この結論 は材料パラメータ、理論に関する楽観的な仮定に基づいている。さらに、多くの 研究にも拘らず、高温超伝導ＦＥＴの動作に関しては想定した向上度をもつ実際 のＦＥＴが高温超伝導材を用いて製造できるかどうかについて多数の理論的疑問 点が未解決である。

発明の開示 高温超伝導ＦＥＴを用いて利得等の向上を図った超伝導ＦＥＴを製造しようとす る従来の試みに対して、実施例では現存の低温超伝導ＦＥＴと、これに接近して 組み合わせられる通常のＣＭＯ３回路とによって、混成回路を形成し、これを用 いて上記ジレンマを解決する。技術を別々に用いたのでは達成できない機能を混 成回路によって行うことができる。使用超伝導材の性質にもよるが、この回路は 高温超伝導材での達成向上性を利用するのに好適である。即ち、この回路は現存 の５ＦＥＴ技術での向上を必要とするものではないが、５ＦＥＴ技術が向上すれ ば回路の利用度が高くなる。

実施例では、同一集積回路上で好ましくは５ＦＥＴの近くに配置した通常のＣＭ ＯＳＦＥＴを用いて５ＦＥＴパス・トランジスタ論理動作のためのゲート電圧を 得ている。上記ＣＭＯＳ　Ｆ　ＥＴの５ＦＥＴ近接配置は必ずしも必要ない、上 記バス・トランジスタを用いると今日通常のバス・トランジスタで行える多種の 論理機能のいずれをも行うことができる。

さらに上記バス・トランジスタは、固有な設計制約のために従来市場化されなか ったバス・トランジスタ応用面で使用できる。例えば、通常のＦＥＴ素子はオン 抵抗が高くバス信号に対するＲＣ遅延が大きいので多くのバス・トランジスタ応 用面で使用されなかった。実施例によると５ＦＥＴバス・トランジスタは殆ど理 想的なバス・トランジスタとして機能できる。また、上記回路は５ＦＥＴまたは ジョセフソン素子の出力電圧を通常のＣＭＯＳゲートをスイッチングするのに適 したレベルへ増幅するための優れた手段を提供するので、該回路は組み合わせ論 理回路の全分野で有用である。

混成回路の応用面は多種類のデジタル、アナログＶＳＬＩ応用範囲に亘り、神経 回路網、クロスバ−・スイッチ・アレーを始めとするディジタル相互接続、そし て選択器、検数回路、多重化、多重分離、バレル・シフタ・高速静的乱アクセス 記憶装置等を始めとするあらゆるタイプのバス・トランジスタ組み合わせ論理回 路がある。

図面の簡単な説明 以下の図面を参照して述べる好適実施例の以下の詳細な説明によって実施例が一 層よく理解されよう。

図１は超伝導材、半導体材を用いて製造された電界効果トランジスタの構成図で ある。

図２は代表的な超伝導ＦＥＴのソース・ドレイン電圧・電流特性図である。

図３は超伝導ＦＥＴ論理インバータの簡略構成図である。

図４は混成超伝導・半導体回路の一部分の構成図である。

ｒ１！Ｊ５は通常の室温ＣＭＯＳインバータの入出力電圧特性を示す特性図であ る。

図６は低温ＣＭＯＳインバータの入出力電圧特性を示す特性図である。

図７は、全ＣＭＯＳゲートの閾値を自動的に１回精密調整することによってこの 発明の半導体・超伝導混成回路系の利用面を広げるのに使用できる混成超伝導・ 半導体回路の構成図である。

図８は超伝導・半導体選択回路の構成図である。

図９は超伝導・半導体３端子検数回路の構成図である。

図ＩＯは超伝導・半導体バレル・シフト回路の構成図である。

発明を実施するための最良の形態 閾値の極近くまで正確にバイアスされた低温度ＣＭＯＳインバータのようなエン ハンスメント・モード０ＭＯ３素子を低電力、高利得増幅器として利用して、５ ＦＥＴ素子やジョセフソン接合からの小電圧を他のＣＭＯＳゲートとか５ＦＥＴ を制御するのに適する信号レベルまで増幅することが好ましい実施例の本質であ る。公知の５ＦＥＴ素子はミリボルト程度の出力信号レベルを出力できる。好ま しくは短チャンネルの低温（４，２Ｋ）０Ｍ０８回路を低温５ＦＥＴと組み合わ せることによって、理想的なバス・トランジスタとして機能する混成回路を作る ことができ、この混成回路を用いて、従来のどのタイプのバス・トランジスタ論 理・記憶素子でも速度、電力消費特性を大幅に向上できる。

５ＦＥＴやジョセフソン接合の信号電圧レベルを他のＣＭＯＳゲートとか５ＦＥ Ｔの制御に必要な電圧レベルへＣＭＯ８増幅器を用いて変換する場合、大規模集 積化に際しては、大量生産されたＣＭＯＳインバータの閾値電圧がかなり不均一 であるために多数のＣＭＯＳインバータを閾値近くまでバイアスすることが実際 上不可能であるという問題に遭遇する。

上記回路は、ＣＭＯＳバス・トランジスタによって絶縁された節点での電荷保持 時間が低温（１００Ｋ以下）において実際上無限であることを利用してこの問題 を解決する。バス・トランジスタによって絶縁されている節点での電荷保持時間 はｐｎ接合のソース・ドレインを介する漏洩電流に反比例する。

そして漏洩電流は、ｔｏｏ　Ｋ以下の温度に対して指数関数的に零に減少する真 性キャリア密度に比例する。この条件の下で０．５ボルトが５ｆＦのＭＯＳコン デンサに蓄えられると、蓄積電圧は７７にで１ミリボルト１年の割合で崩壊し４ にでは１ナノボルト１年の割合で崩壊する。

実施例では、低温（４，２Ｋ）で動作し閾値入力電圧■１の極近くまでバイアス された通常のＣＭＯＳインバータ／増幅器が用いられる。反対極性のＭＯＳ　Ｆ 　ＥＴの対からなる上記素子の簡略構成を図４に示す、室温でのこの素子の入出 力電圧伝達特性を図５に概略図示する。素子の敷居電圧ＶＴ以下の入力電圧にお いて、出力電圧ｖ０は通常３ボルト以上の高論理レベルに設定される。入力電圧 が３０ミリボルトを含む閾値範囲を通って増加すると、出力電圧は通常零ボルト のレベルの低論理レベルへ減少する。

室温での通常の遷移電圧帯は、５ＦＥＴで得られる通常の最大出力電圧よりもか なり大きい。従って、遷移帯の下端に設定された入力バイアス電圧をもつ室温で のＣＭＯＳインバータは、５ＦＥＴゲートの出力段による高低論理状心間の変調 を受けることができなかった。

しかし、ＣＭＯＳインバータが低温でエンハンスメント・モードの動作をしてい れば、入出力電圧特性はもっと理想的になり非常に狭い閾値電圧範囲を渡って高 出力レベルから抵出ノル−ベルｌ＼の遷移が行える（ｇＪ６）、４にでのＣＭＯ Ｓインバータの遷移範囲は僅か約２ミリボルトである。実施例では、後述の特別 な１回バイアス回路によって入力閾値電圧の極近くまでバイアスされたＣＭＯＳ インバータを低温で使用して上記特性を活用し、関連５ＦＥＴの比較的小ざい出 力電圧で変調される大きな出力電圧利得を得ている。この回路の詳細は図７に示 す。

非常な低温では、通常のＣＭ　ＯＳは準閾値特性が短チャンネル・シリコン搭載 絶縁体ＭＯ３ＦＥＴと類似している。４にで基板中の不純物物質が凍結し基板が 絶縁体と同様に振る舞う。ドレインからのイオン化電流のためにオン時間中に正 帰還機構が形成され、これにより大ドレイン・バイアスに対して尖鋭な閾値特性 が得られる。僅か２ミリボルトのゲート電圧増分に対して７桁の大きさの電流増 加が観測された。この現象を利用して高感度の増幅器を形成する０通常、正帰還 機構はドレイン−ソース電圧・電流特性での履歴に関連している。自動回路中の トランジスタは校正後に元状態にリセットされるように設計されているので上記 履歴は大きな問題ではない。

実施例では、低温（４，２Ｋ）で動作しているサブミクロンＣＭＯ３回路素子が 、５ＦＥＴやＪＪ素子の小出力電圧をＣＭＯＳスイッチングの大レベル信号に変 換するための優れた手段を構成する。この回路は非常に効率よく設計されており 自動校正回路に使われる面積が非常に小さい。ＶＬＳ　Ｉ回路では低電力損失、 小面積、高速動作が基本的であるので、上記特性は該ＶＬＳＩに特に適している 。

図７に自動バイアス、自動校正の低温ＣＭＯ３増幅器Ａを示す。この増幅器Ａは ＣＭＯＳインバータ・増幅器ｌＯとこれに関連している熱学的低温（即ち室温以 下）でのバイアス回路素子とを備えている。回路Ａの各回路素子は、従来公知の 短チヤンネル半導体集積回路技術を用いる通常の方法で製造される。

増幅器１０が低温定常状態になると、バイアス線１２の電圧が高電圧に上昇し校 正クロック回路１４が始動する。超伝導５ＦＥＴまたはジョセフソン接合素子１ ６は最初電圧状態に保たれている。また、帰還トランジスタＰＩは最初オフであ り、従ってバス・トランジスタＰ２は、インバータ１８を介するクロックＩ４か らのクロック・パルス信号によってオン、オフされ、クロック信号が低いときＰ ２はオン、クロック信号が高いときオフである。従ってゲート・コンデンサ２０ は、トランジスタＰ２のドレイン回路に与えられた電圧パルスによって充電され る。

Ｐ２は小ドレイン・ソース電流を流し従ってそのゲートへの１個のグロック・パ ルス印加では完全にオンしないように設計されているので、上記充電の増加は僅 かである０例えば校正クロック・パルスの大きさは、各クロック・パルスがイン バータの電圧にＯ，ＩｎＶ以下の変化を与える程度であって十分に小さい、その 結果、遷移帯から０．１＋ｍＶの範囲内で増幅器の入力ゲートを充電することが できる。クロック周波数とデュウテイ時間とを調整することによって所望の充電 時間が得られる。

増幅器１０のゲート電圧がインバータの閾値を横切ると、バス・トランジスタＰ １がオンしＰ２がオフする。Ｐ２が一旦オフするとバイアス線１２が増幅器１０ への入力から絶縁される。

その後、５ＦＥＴまたはＪＪ１６が零電圧状態ヘリセットされ校正サイクルが終 了する。超伝導材料としてニオブを使用すると、５ＦＥＴとかＪＪのリセットに よってゲートへの最終零入力印加電圧が遷移帯から約３鳳Ｖとなる。

従って増幅器１０は遷移帯の丁度縁即ち下端でバイアスされ入力ゲート・コンデ ンサ２０上の電荷が回路の全寿命に亘って保持される１回路が室温に置かれない 限り再校正の必要がない、自動校正回路が必要とするのは２個の入力信号即ちバ イアス電圧とクロック信号だけであり、大規模集積化に際してはこれらは共通の 線から２個の異なる電源へ供給できる。超伝導材料としてニオブを使用して製造 した２個の５ＦＥＴまたはＪＪを入力の単−ＪＪ３０に代えて直列に接続すると 、５ＦＥＴ１６のどんな状態変化によっても、増幅器ＩＯが高出力電圧から低出 力電圧へ完全に遷移できるようになる。さらに、大規模混成回路中の全増幅器Ｉ Ｏに対する自動校正を同時に行うことができる。

上記のように校正されたＣＭＯ３増幅器を用いると、５ＦＥＴ１６の出力段から 増幅器ｌＯへ加えられた入力ゲート電圧が出力電圧Ｖ０を発生し、この出力電圧 を用いて５ＦＥＴの他の０ＭＯ５素子の入力電圧を変調できる。増幅器回路を使 用することによって、５ＦＥＴパス・トランジスタからの低レベル信号出力電圧 を他の５ＦＥＴ回路を制御可能な高レベル電圧へ変換できる。この様な回路は広 く応用できその内の幾つかを以下に説明する。

みΔわせ　への、 ５ＦＥＴを理想的なバス・トランジスタとして用いるという一般的な考えを拡張 して殆どの種類の組み合わせ論理を形成できる。５ＦＥＴを双方向性回路素子（ 即ち、５ＦＥＴゲート電圧が高いとき情報／論理信号を両方向に流すことができ る素子）として使用し得る応用例が多くある。５ＦＥＴのこの性質は回路設計に おいて必ずしも基本的重要性をもたないが、興味があり時には有用である。初期 のリレー・スイッチ論理は双方向性素子であるスイッチ接点を使用した。リレ′ 　−・スイッチ論理に関する他の情報は当該技術で周知である。

一般的な全てのバス・トランジスタ組み合わせ回路は混成超伝導・半導体回路に 形成した５ＦＥＴとして実現できる。

これらの組み合わせ回路にはプログラム可能論理アレー、選択回路、検数回路等 があり、どんな有限状態マシー〕／でも形成できる回路である。このうち後の２ 種類の回路は半導体ＦＥＴ論理において相当複雑に展開できないので、とのＶＬ Ｓ■回路設計でも余り利用されなかった。Ｎ個の半導体ＦＥＴバス・トランジス タを介するとＲＣ遅延がＮ１に比例して増大するのでＮの値が小さくても回路遅 延は許容できない程大きくなる。これらの回路を相当複雑に展開するためにはレ ベル回復回路とバッファとを挿入することが必要となる。

図８は５ＦＥＴ選択回路の簡単な実施例を示し、この回路では関数 Ｚ＝Ｓ、Ａ’Ｂ’＋Ｓ、Ａ’Ｂ＋Ｓ、ＡＢ’＋Ｓ、ＡＢによる制御変数Ａ、Ｂに よって入力Ｓ、、　Ｓ、、　Ｓオ、Ｓ、の内の１つが出力として選択される。

ＡとＢの値の各可能な組み合わせに対して、１個の入力Ｓ、から出力へと選択回 路を介して通路が存在する。従来のようにデータ通路内の電流は５ＦＥＴの臨界 電流よりも小さく、ゲート電圧は半導体回路によって与えられる１回路全体が双 方向に機能するので、Ａ、Ｂの値のある組み合わせに対して、出力側のデータ信 号が接続する入力は唯１個である。

また、この回路は静電電力を消費しないので５ＦＥＴの形成面積を非常に小さく できる。データ通路はＲＣ遅延に影響されないので、選択回路がもっと多数の入 力を持つように拡張されてもレベル回復回路やバッファの必要がない、この回路 を一般化すると多重化、多重分離に使用できる。

もっと複雑な組み合わせ論理回路の例として、３人力検数機能をもつ５ＦＥＴ構 成を図９に示す。一般に検数回路はＮ入力、Ｎ＋１出力を有する。ｋｉｉの入力 がハイであると、ｋ番目の出力がハイで他は全てロウである。３人力Ｘ、に対し てこの関数を表す出力Ｚ、のブール方程式はｚ、＝ｘ、ｘ’、ｘ’、＋ｘ’、ｘ 、ｘ’、＋ｘ’、ｘ’、ｘ、。

ｚ、＝ｘ、、、　ｘ、ｘ’、、＋ｘ、　ｘ’、ｘ、＋ｘ’、ｘ、ｘ。

ｚ、　＝　ｘ、　ｘ、　ｘ。

である。

上記回路を従来のＦＥＴがジョセフソン接合ゲートからなるランダム論理によっ て設計すると、特に入力数が大きい場合にトポロジーのフラッジが生じてしまう 、これに対して５ＦＥＴ構成は各要素の適合がよくコンパクトである。このよう に、組み合わせ構成での５ＦＥＴの本来的な優位性は上記の例から明らかである 。

多くのマイクロプロセッサのデータ通路に設けられる回路はバレル・シフタであ る。この種の回路によるとデータ通路の内容をシフトしたり回転したりできる０ 通常、半導体ＦＥＴバス・トランジスタ構成は緩慢であり、ＲＣ遅延や信号振幅 の損失による制約を受ける。この種の回路の５ＦＥＴ構成を図１０に示す、デー タ通路の電流は５ＦＥＴの臨界電流よりも小さくゲート電圧は半導体回路によっ て与えられる。制御線Ｓｌを用いてバスＢ１上のデータをデータ線り、ヘシフト もしくは回転させることができる。また、データ通路制御命令（改定数）の一部 分であるデータを線りを用いてデータ・ストリームへ挿入することもできる。バ レル・シフタの５ＦＥＴ構成はバスの数が多くても非常な高速で動作できる。

なお、上記した全ての５ＦＥＴ構成において静電電力消費は零である。従って、 ５ＦＥＴはまた半導体回路の電圧信号を超伝導回路の電流信号に変換する最も効 率的な方法を提供する。

この発明の好適実施例を用いて発明を開示したが、この発明を逸脱しない限り特 許請求の範囲内で当業者は構造の細部、方法工程の細部の種々の変更を容易に行 うことができるものである。

超電導ＦＥＴのＩ　−Ｖ特性　Ｖ 「口弱り、’＆ ５ＦＥＴインバータ 検数回路 「宝口幻。■ 要　約　書 この発明の分野は通常の半導体回路を相互接続するための超伝導電界効果トラン ジスタ（ＳＦＥＴ）である、現在の５ＦＥＴは零電力利得であり、別の論理レベ ル電圧回復回路を設けないと、論理ゲートの５ＦＥＴ列を作動させるのに十分な 大きさの出力電圧を発生しないという問題がある。解決策は混成超伝導・半導体 電界効果トランジスタ状回路素子であり、この素子は超伝導電界効果トランジス タ（１６）と、これに接近して組み合わされて信号利得を与える熱学的電界効果 インバータ（１０）とを備える。混成回路は熱学的応用面でほぼ理想的なバス・ ゲートとして使用することができる。

国際調査報告

Claims (1)

1. 【特許請求の範囲】 １．（ａ）素子制御端子と、第２端子と、第３端子とを有し第２、第３端子間の 出力電流が制御端子印加電圧によって制御され、出力電流が温度、入力電荷状態 の関数としての超伝導特性を呈するようになっている超伝導電荷制御３端子素子 （１６）と、（ｂ）この超伝導素子（１６）からの出力信号を入力信号として入 力し、該超伝導素子（１６）からの該入力信号によって変調された半導体スイッ チング電圧レベル出力信号を出力する熱学的半導体相互接続回路（１０）とを備 えていることを特徴とする超伝導・半導体電気回路素子。 ２．超伝導電荷制御素子（１６）が、超伝導源と、超伝導ドレインと、導電ゲー トと、半導体チャンネルとを有する超伝導電界効果トランジスタを備え、ドレイ ン・ソース電流がゲート・ソース印加電圧によって制御される請求項１の回路素 子。 ３．熱学的半導体相互接続回路（１０）が半導体インバータ回路を備えている請 求項１の回路素子。 ４．半導体インバータ回路が、電圧伝達特性の遷移帯の縁における該インバータ の入力電圧閾値よりも若干小さい電圧レベルへ該インバータをバイアスするバイ アス手段を備えている請求項３の回路素子。 ５．バイアス手段がバイアス電圧源と、増加バイアス電圧をこのバイアス電圧源 からインバータヘ印加する校正手段とを備えている請求項４の回路素子。 ６．校正手段が、電圧伝達特性の遷移帯の縁において該インバータの増加バイア スを停止させるバイアス電圧使用禁止手段を備えている請求項５の回路素子。 ７．バイアス手段が、インバータの入力に印加されるバイアス電圧を維持する手 段をさらに備えている請求項４の回路素子。 ８．インバータが入力コンデンサを有し、バイアス手段が、電圧伝達特性の遷移 帯よりも若干小さい電圧レベルへ入力コンデンサを充電する手段を備えている請 求項４の回路素子。 ９．校正手段が（ａ）周期的なパルス電圧出力信号を出力する電圧源と、（ｂ） 入力ゲート端子と、電圧供給端子と、出力端子とを有し、周期的パルス電圧信号 がゲート端子に入力ゲート制御信号として供給され、電圧供給端子がバイアス電 圧手段に接続され、出力端子が半導体インバータ回路の入力に接続されている半 導体３端子スイッチング素子とを備えている請求項８の回路素子。 １０．３端子スイッチング素子が半導体電界効果トランジスタを備えている請求 項９の回路素子。 １１．バイアス電圧使用禁止手段が、入力ゲート端子と、出力端子と、使用禁止 電圧端子とを有する３端子スイッチング素子を備え、ゲート端子がインバータか らの出力電圧信号を入力ゲート制御信号として入力し、使用禁止電圧端子が使用 禁止電圧レベルに保たれ、出力端子にバイアス電圧使用禁止信号が供給されイン バータからの出力電圧の状態に応じてインバータの増加バイアスを停止する請求 項６の回路素子。 １２．バイアス電圧使用禁止手段が半導体電界効果トランジスタを備えている請 求項１１の回路素子。 １３．インバータ上のバイアス電圧維持手段が、不純物半導体素子からなる熱学 的半導体３端子スイッチング素子を備え、３端子スイッチング素子が入力ゲート 端子と、電圧供給端子と、出力端子とを有し、ゲート端子にバイアス使用禁止信 号が供給され、電圧供給端子がバイアス電圧源に接続され、出力端子が半導体イ ンバータ回路の入力に接続されている請求項７の回路素子。 １４．超伝導電荷制御素子（１６）がジョセフソン接合素子を備えている請求項 １の回路素子。 １５．超伝導電界効果トランジスタが超伝導ゲートを有する請求項２の回路素子 。 １６．超伝導電荷制御素子（１６）と熱学的半導体回路（１０）とがモノリシッ ク集積回路中に形成されている請求項１の回路素子。 １７．（ａ）素子制御端子と、第２端子と、第３端子とを有し、第２、第３端子 間の出力電流が制御端子印加電圧によって制御され、出力電流が温度、入力電荷 状態の関数としての超伝導特性を呈するようになっている超伝導電荷制御３端子 素子（１６）と、（ｂ）この超伝導電荷制御素子（１６）の出力段に形成された 信号を入力信号として入力し、超伝導電荷制御素子（１６）からの出力信号の状 態変化に応じて半導体スイッチンゲ・レベル電圧出力信号を出力する電圧変換器 （１０）とを備えていることを特徴とする超伝導半導体電気回路素子。