JPH054816B2 - - Google Patents
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- Publication number
- JPH054816B2 JPH054816B2 JP61148570A JP14857086A JPH054816B2 JP H054816 B2 JPH054816 B2 JP H054816B2 JP 61148570 A JP61148570 A JP 61148570A JP 14857086 A JP14857086 A JP 14857086A JP H054816 B2 JPH054816 B2 JP H054816B2
- Authority
- JP
- Japan
- Prior art keywords
- lead frame
- insulating film
- semiconductor device
- sides
- hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 description 11
- 238000000034 method Methods 0.000 description 8
- 229920001721 polyimide Polymers 0.000 description 3
- 238000009751 slip forming Methods 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 238000005260 corrosion Methods 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- QNRATNLHPGXHMA-XZHTYLCXSA-N (r)-(6-ethoxyquinolin-4-yl)-[(2s,4s,5r)-5-ethyl-1-azabicyclo[2.2.2]octan-2-yl]methanol;hydrochloride Chemical compound Cl.C([C@H]([C@H](C1)CC)C2)CN1[C@@H]2[C@H](O)C1=CC=NC2=CC=C(OCC)C=C21 QNRATNLHPGXHMA-XZHTYLCXSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
Landscapes
- Wire Bonding (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はテープ・キヤリア方式によつて製造さ
れる半導体集積回路に用いられるリードフレーム
に関するものである。
れる半導体集積回路に用いられるリードフレーム
に関するものである。
従来、テープ・キヤリア方式はポリイミド樹脂
等の絶縁性のフレキシブルなフイルム上に密着し
て設けられた導電性のリードを有するリードフレ
ームと半導体装置に設けられた凸起電極とを直接
に熱圧着する組み立てる方式であり、長尺状のフ
イルムに同一のリードパターンを連続して形成で
きるので、半導体装置をリードフレームに熱圧着
した後は半導体装置の電気的試験が自動的にでき
るという長所がある。
等の絶縁性のフレキシブルなフイルム上に密着し
て設けられた導電性のリードを有するリードフレ
ームと半導体装置に設けられた凸起電極とを直接
に熱圧着する組み立てる方式であり、長尺状のフ
イルムに同一のリードパターンを連続して形成で
きるので、半導体装置をリードフレームに熱圧着
した後は半導体装置の電気的試験が自動的にでき
るという長所がある。
上述した従来のテープ・キアリア方式用のリー
ドフレームは、第２図のように、均質のテープ状
のポリイミド等の絶縁性フイルム１の両側に等間
隔のスプロケツトホール２を設け、中央部にデバ
イスホール４を開けてリードフレーム３を金属腐
触法および電気鍍金法等によつて連続的に形成す
る。
ドフレームは、第２図のように、均質のテープ状
のポリイミド等の絶縁性フイルム１の両側に等間
隔のスプロケツトホール２を設け、中央部にデバ
イスホール４を開けてリードフレーム３を金属腐
触法および電気鍍金法等によつて連続的に形成す
る。
このリードフレーム３の半導体装置搭載側は、
デバイスホール４に突き出したものとなつてお
り、リードフレームの先端部３ａにおいて半導体
装置５の電極に熱圧着され、リードフレームの他
端３ｃに深針を接触させて半導体装置の電気的な
特性を測定することができる。
デバイスホール４に突き出したものとなつてお
り、リードフレームの先端部３ａにおいて半導体
装置５の電極に熱圧着され、リードフレームの他
端３ｃに深針を接触させて半導体装置の電気的な
特性を測定することができる。
この従来技術のリードフレームは、絶縁性フイ
ルム１上に等間隔に形成されているので、フイル
ム両側に打ち抜かれたスプロケツトホール２のピ
ツチに等しい間隔の凸起をもつた歯車等により、
スプロケツトホールを使つてテープを次々に送る
ことにより連続して自動的に作業が出来た。
ルム１上に等間隔に形成されているので、フイル
ム両側に打ち抜かれたスプロケツトホール２のピ
ツチに等しい間隔の凸起をもつた歯車等により、
スプロケツトホールを使つてテープを次々に送る
ことにより連続して自動的に作業が出来た。
しかし、従来のリードフレームは、絶縁性フイ
ルムの両側のスプロケツトホール２が同一の形状
をしていたためリードフレーム３を装置にセツト
するとき、逆方向にかけても装置にセツトできて
しまうため、BT装置等の場合には逆バイアスが
かかり、製品を破壊し歩留を極端に低下させてる
要因となつていた。
ルムの両側のスプロケツトホール２が同一の形状
をしていたためリードフレーム３を装置にセツト
するとき、逆方向にかけても装置にセツトできて
しまうため、BT装置等の場合には逆バイアスが
かかり、製品を破壊し歩留を極端に低下させてる
要因となつていた。
本発明の目的は、このような問題を解決し、装
置へのセツトのミスをなくしたリードフレームを
提供することにある。
置へのセツトのミスをなくしたリードフレームを
提供することにある。
本発明のリードフレームは、密着した電極用リ
ードパターンを有する長尺状の絶縁性フイルムの
両側面に、等間隔でこれら各側面で異つた形状の
装着用打抜き孔部を有することを特徴とする。
ードパターンを有する長尺状の絶縁性フイルムの
両側面に、等間隔でこれら各側面で異つた形状の
装着用打抜き孔部を有することを特徴とする。
〔実施例〕
次に、本発明について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の平面図である。本
実施例では、均質のテープ状のポリイミド等の絶
縁性フイルム１の両側に、それぞれ三角形および
菱形と形状の異なるスプロケツトホール２ａ，２
ｂを設け、中央部にデバイスホール４を開けてリ
ードフレーム３を金属腐触法および電気鍍金法等
によつて連続的に形成したものである。
実施例では、均質のテープ状のポリイミド等の絶
縁性フイルム１の両側に、それぞれ三角形および
菱形と形状の異なるスプロケツトホール２ａ，２
ｂを設け、中央部にデバイスホール４を開けてリ
ードフレーム３を金属腐触法および電気鍍金法等
によつて連続的に形成したものである。
このリードフレームの先端部３ａにおいて半導
体装置５の電極に熱圧着され、リードフレームの
他端３ｃに深針を接触させて半導体装置の電気的
な特性を測定することができる。
体装置５の電極に熱圧着され、リードフレームの
他端３ｃに深針を接触させて半導体装置の電気的
な特性を測定することができる。
以上説明したように、本発明は、スプロケツト
ホールを形状を異ならせることにより、装置側の
歯車もリードフレームのスプロケツトホールの形
状に合致する凸起を持たせた時、リードフレーム
が特定の一方向の向きにのみしか装着できないよ
うになるので、逆方向にリードフレームを装着す
ることがなく、半導体装置に逆バイアス等の過負
荷がかかつたり、破壊したりする等の事故を皆無
とすることができ、歩留の向上を図ることができ
る。
ホールを形状を異ならせることにより、装置側の
歯車もリードフレームのスプロケツトホールの形
状に合致する凸起を持たせた時、リードフレーム
が特定の一方向の向きにのみしか装着できないよ
うになるので、逆方向にリードフレームを装着す
ることがなく、半導体装置に逆バイアス等の過負
荷がかかつたり、破壊したりする等の事故を皆無
とすることができ、歩留の向上を図ることができ
る。
第１図は、本発明の一実施例のテープ・キヤリ
ア方式のリードフレームの平面図、第２図は従来
のテープ・キヤリア方式のリードフレームの一例
の平面図である。 １……絶縁性フイルム、２……従来のスプロケ
ツトホール、２ａ，２ｂ……本実施例のスプロケ
ツトホール、３……リードフレーム、４……デバ
イスホール、５……半導体装置。
ア方式のリードフレームの平面図、第２図は従来
のテープ・キヤリア方式のリードフレームの一例
の平面図である。 １……絶縁性フイルム、２……従来のスプロケ
ツトホール、２ａ，２ｂ……本実施例のスプロケ
ツトホール、３……リードフレーム、４……デバ
イスホール、５……半導体装置。
Claims (1)
- １ 密着した電極用リードパターンを有する長尺
状の絶縁性フイルムの両側面に、等間隔でこれら
各側面で異つた形状の装着用打抜き孔部を有する
ことを特徴とするリードフレーム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61148570A JPS634637A (ja) | 1986-06-24 | 1986-06-24 | リ−ドフレ−ム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61148570A JPS634637A (ja) | 1986-06-24 | 1986-06-24 | リ−ドフレ−ム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS634637A JPS634637A (ja) | 1988-01-09 |
| JPH054816B2 true JPH054816B2 (ja) | 1993-01-20 |
Family
ID=15455698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61148570A Granted JPS634637A (ja) | 1986-06-24 | 1986-06-24 | リ−ドフレ−ム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS634637A (ja) |
-
1986
- 1986-06-24 JP JP61148570A patent/JPS634637A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS634637A (ja) | 1988-01-09 |
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