JPH0542825B2 - - Google Patents
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- JPH0542825B2 JPH0542825B2 JP59016168A JP1616884A JPH0542825B2 JP H0542825 B2 JPH0542825 B2 JP H0542825B2 JP 59016168 A JP59016168 A JP 59016168A JP 1616884 A JP1616884 A JP 1616884A JP H0542825 B2 JPH0542825 B2 JP H0542825B2
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- Japan
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- film
- silicon oxide
- oxide film
- single crystal
- spinel
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この本発明は、シリコン基板上に単結晶電極、
単結晶絶縁膜および単結晶シリコン膜を順次積層
して半導体立体回路素子を形成する半導体立体回
路素子の製造方法に関する。
単結晶絶縁膜および単結晶シリコン膜を順次積層
して半導体立体回路素子を形成する半導体立体回
路素子の製造方法に関する。
一般に、半導体薄膜、電極・配線用薄膜および
絶縁用薄膜を交互に積層して立体的な回路素子、
すなわち半導体立体回路素子を形成し、回路の高
密度化、高集積化を図ることが行なわれている
が、特性の優れた半導体立体回路素子を得るため
に、従来より、前記素子を構成する各材料を単結
晶状態のまま積層することが試みられている。
絶縁用薄膜を交互に積層して立体的な回路素子、
すなわち半導体立体回路素子を形成し、回路の高
密度化、高集積化を図ることが行なわれている
が、特性の優れた半導体立体回路素子を得るため
に、従来より、前記素子を構成する各材料を単結
晶状態のまま積層することが試みられている。
たとえば、MOSトランジスタを製造する場合、
第１図に示すように、シリコン基板１上に開口２
を有するシリコン酸化膜からなる拡散マスク３を
形成し、基板１と開口２に露出する部分に不純物
を拡散してソース領域４、ドレイン領域５を形成
し、マスク３を除去したのち、第２図に示すよう
に、基板１上にゲート絶縁膜である単結晶スピネ
ル膜６を形成し、さらに第３図に示すように
CVD法によりスピネル膜６上に該スピネル膜６
の選択エツチング用マスクとしてシリコン酸化膜
７を形成する。
第１図に示すように、シリコン基板１上に開口２
を有するシリコン酸化膜からなる拡散マスク３を
形成し、基板１と開口２に露出する部分に不純物
を拡散してソース領域４、ドレイン領域５を形成
し、マスク３を除去したのち、第２図に示すよう
に、基板１上にゲート絶縁膜である単結晶スピネ
ル膜６を形成し、さらに第３図に示すように
CVD法によりスピネル膜６上に該スピネル膜６
の選択エツチング用マスクとしてシリコン酸化膜
７を形成する。
そして第４図に示すように、フオトエツチング
等によりシリコン酸化膜７にコンタクトホール８
の一部を形成したのち、シリコン酸化膜７をエツ
チング用マスクとし、硫酸−燐酸系のエツチヤン
トを160℃〜200℃に加熱してスピネル膜６をエツ
チングし、シリコン酸化膜７およびスピネル膜６
にコンタクトホール８を形成し、シリコン酸化膜
７を除去したのち、第５図に示すように、スピネ
ル膜６上およびコンタクトホール８内に電極・配
線用薄膜である単結晶シリコン薄膜９を形成する
とともに、シリコン薄膜９に不純物を高濃度に導
入してレーザアニールを施こし、シリコン薄膜９
を低抵抗化し、第６図に示すように、低抵抗化し
たシリコン薄膜９を所定の電極形状に選択エツチ
ングして電極配線パターンを形成する。
等によりシリコン酸化膜７にコンタクトホール８
の一部を形成したのち、シリコン酸化膜７をエツ
チング用マスクとし、硫酸−燐酸系のエツチヤン
トを160℃〜200℃に加熱してスピネル膜６をエツ
チングし、シリコン酸化膜７およびスピネル膜６
にコンタクトホール８を形成し、シリコン酸化膜
７を除去したのち、第５図に示すように、スピネ
ル膜６上およびコンタクトホール８内に電極・配
線用薄膜である単結晶シリコン薄膜９を形成する
とともに、シリコン薄膜９に不純物を高濃度に導
入してレーザアニールを施こし、シリコン薄膜９
を低抵抗化し、第６図に示すように、低抵抗化し
たシリコン薄膜９を所定の電極形状に選択エツチ
ングして電極配線パターンを形成する。
つぎに第７図に示すように、シリコン薄膜９の
電極配線パターン上に層間絶縁膜である単結晶ス
ピネル膜１０を形成するとともに、スピネル膜１
０上に次の能動層用の単結晶シリコン膜１１を形
成したのち、第８図に示すように、フオトレジス
トによるマスキングおよび反応性イオンエツチン
グによりシリコン膜１１にスルーホール１２の一
部を形成し、スルーホール１２の一部が形成され
たシリコン膜１１をエツチング用マスクとし、硫
酸−燐酸系のエツチヤントによりスピネル膜１０
をエツチングし、シリコン膜１１およびスピネル
膜１０にスルーホール１２を形成するとともに、
これらの各工程を繰り返して半導体立体回路素子
を製造する。
電極配線パターン上に層間絶縁膜である単結晶ス
ピネル膜１０を形成するとともに、スピネル膜１
０上に次の能動層用の単結晶シリコン膜１１を形
成したのち、第８図に示すように、フオトレジス
トによるマスキングおよび反応性イオンエツチン
グによりシリコン膜１１にスルーホール１２の一
部を形成し、スルーホール１２の一部が形成され
たシリコン膜１１をエツチング用マスクとし、硫
酸−燐酸系のエツチヤントによりスピネル膜１０
をエツチングし、シリコン膜１１およびスピネル
膜１０にスルーホール１２を形成するとともに、
これらの各工程を繰り返して半導体立体回路素子
を製造する。
ところで、このようにして製造される半導体立
体回路素子では、各層ごとのソース領域４、ドレ
イン領域５と電極配線パターン用のシリコン膜９
とを電気的に接続するためのコンタクトホール８
を、シリコン酸化膜７をエツチング用マスクとし
た硫酸−燐酸系のエツチヤントによるスピネル膜
６のエツチングにより形成しており、さらに各層
回路間の電気的連絡をとるためのスルーホール１
２もコンタクトホール８と同様に、シリコン膜１
１をエツチング用マスクとした硫酸−燐酸系のエ
ツチヤントによるスピネル膜１０のエツチングに
より形成しているため、それぞれエツチングが等
方的に行なわれ、サイドエツチングが大きくな
り、コンタクトホール８、スルーホール１２を予
め定められた形状に形成することができず、パタ
ーン幅が部分的に非常に狭くなり、微細なパター
ニングを行なうことができなくなるという欠点が
ある。
体回路素子では、各層ごとのソース領域４、ドレ
イン領域５と電極配線パターン用のシリコン膜９
とを電気的に接続するためのコンタクトホール８
を、シリコン酸化膜７をエツチング用マスクとし
た硫酸−燐酸系のエツチヤントによるスピネル膜
６のエツチングにより形成しており、さらに各層
回路間の電気的連絡をとるためのスルーホール１
２もコンタクトホール８と同様に、シリコン膜１
１をエツチング用マスクとした硫酸−燐酸系のエ
ツチヤントによるスピネル膜１０のエツチングに
より形成しているため、それぞれエツチングが等
方的に行なわれ、サイドエツチングが大きくな
り、コンタクトホール８、スルーホール１２を予
め定められた形状に形成することができず、パタ
ーン幅が部分的に非常に狭くなり、微細なパター
ニングを行なうことができなくなるという欠点が
ある。
そこで硫酸−燐酸系のエツチヤントによるエツ
チングに代わり、サイドエツチングの少ない反応
性イオンエツチングなどのドライエツチング法に
よりスピネル膜６，１０をエツチングしてコンタ
クトホール８、スルーホール１２を形成すること
が考えられるが、スピネル膜６，１０に対しては
通常のドライエツチング法を適用することができ
ず、実用化が不可能である。
チングに代わり、サイドエツチングの少ない反応
性イオンエツチングなどのドライエツチング法に
よりスピネル膜６，１０をエツチングしてコンタ
クトホール８、スルーホール１２を形成すること
が考えられるが、スピネル膜６，１０に対しては
通常のドライエツチング法を適用することができ
ず、実用化が不可能である。
この発明は、前記の点に留意してなされたもの
であり、各コンタクトホールおよび各スルーホー
ル部分に、それぞれ所定形状のシリコン酸化膜を
予め形成し、前記各シリコン酸化膜を被覆して単
結晶スピネル膜を形成し、前記シリコン酸化膜が
露出するまで前記スピネル膜を研磨したのち、異
方性エツチングにより前記各シリコン酸化膜を除
去するようにし、従来のような単結晶スピネル膜
のエツチング工程を省略し、予め定められた形状
のコンタクトホールおよびスルーホールを正確に
形成でき、微細なパターニングを行なえるように
することを目的とする。
であり、各コンタクトホールおよび各スルーホー
ル部分に、それぞれ所定形状のシリコン酸化膜を
予め形成し、前記各シリコン酸化膜を被覆して単
結晶スピネル膜を形成し、前記シリコン酸化膜が
露出するまで前記スピネル膜を研磨したのち、異
方性エツチングにより前記各シリコン酸化膜を除
去するようにし、従来のような単結晶スピネル膜
のエツチング工程を省略し、予め定められた形状
のコンタクトホールおよびスルーホールを正確に
形成でき、微細なパターニングを行なえるように
することを目的とする。
この発明は、シリコン基板上に、コンタクトホ
ールを有する単結晶スピネル膜、電極配線パター
ン用の単結晶シリコン膜、スルーホールを有する
単結晶スピネル膜、スルーホールを有する単結晶
シリコン膜を順次積層して半導体立体回路素子を
形成する方法に関するもので、各層ごとの電極形
成用のコンタクトホールおよび各層回路間の電気
的連結用のスルーホール部分にそれぞれ所定形状
のシリコン酸化膜を予め形成する工程と、前記シ
リコン酸化膜を被覆して単結晶スピネル膜を形成
する工程と、前記スピネル膜を表面から研摩して
前記シリコン酸化膜を表面から露出させる工程
と、異方性エツチングにより前記シリコン酸化膜
を表面から除去して前記コンタクトホールおよび
前記スルーホールを形成する工程と、を含んでい
る。
ールを有する単結晶スピネル膜、電極配線パター
ン用の単結晶シリコン膜、スルーホールを有する
単結晶スピネル膜、スルーホールを有する単結晶
シリコン膜を順次積層して半導体立体回路素子を
形成する方法に関するもので、各層ごとの電極形
成用のコンタクトホールおよび各層回路間の電気
的連結用のスルーホール部分にそれぞれ所定形状
のシリコン酸化膜を予め形成する工程と、前記シ
リコン酸化膜を被覆して単結晶スピネル膜を形成
する工程と、前記スピネル膜を表面から研摩して
前記シリコン酸化膜を表面から露出させる工程
と、異方性エツチングにより前記シリコン酸化膜
を表面から除去して前記コンタクトホールおよび
前記スルーホールを形成する工程と、を含んでい
る。
したがつて、この発明の半導体立体回路素子の
製造方法によると、各コンタクトホールおよび各
スルーホール部分に、それぞれ所定形状のシリコ
ン酸化膜を予め形成し前記各シリコン酸化膜を被
覆して単結晶スピネル膜を形成し、前記シリコン
酸化膜が露出するまで前記スピネル膜を研磨した
のち、異方性エツチングにより前記各シリコン酸
化膜を除去することにより、従来のような単結晶
スピネル膜のエツチング工程を省略することがで
き、コンタクトホール、スルーホールをそれぞれ
予め定められた形状に正確に形成することが可能
となり、サイドエツチングによりパターン幅が部
分的に狭くなるという不都合を解消し、微細なパ
ターニングを行なうことができ、半導体立体回路
素子の製造歩留の向上を図ることができる。
製造方法によると、各コンタクトホールおよび各
スルーホール部分に、それぞれ所定形状のシリコ
ン酸化膜を予め形成し前記各シリコン酸化膜を被
覆して単結晶スピネル膜を形成し、前記シリコン
酸化膜が露出するまで前記スピネル膜を研磨した
のち、異方性エツチングにより前記各シリコン酸
化膜を除去することにより、従来のような単結晶
スピネル膜のエツチング工程を省略することがで
き、コンタクトホール、スルーホールをそれぞれ
予め定められた形状に正確に形成することが可能
となり、サイドエツチングによりパターン幅が部
分的に狭くなるという不都合を解消し、微細なパ
ターニングを行なうことができ、半導体立体回路
素子の製造歩留の向上を図ることができる。
つぎに、この発明を、その１実施例を示した第
９図以下の図面とともに詳細に説明する。
９図以下の図面とともに詳細に説明する。
いま、MOSトランジスタを製造する場合、第
９図に示すように、前記した第１図の場合と同様
にしてシリコン基板１上にソース領域４、ドレイ
ン領域５を形成したのち、拡散マスク３を除去
し、第１０図に示すように、CVD法によりシリ
コン基板１上にシリコン酸化膜１３を形成すると
ともに、コンタクトホールに相当する部分にだけ
シリコン酸化膜１３が残るようにシリコン酸化膜
１３を所定形状に選択的にドライエツチングし、
その後第１１図に示すように、所定形状のシリコ
ン酸化膜１３を被覆してゲート絶縁膜である単結
晶スピネル膜１４を形成する。
９図に示すように、前記した第１図の場合と同様
にしてシリコン基板１上にソース領域４、ドレイ
ン領域５を形成したのち、拡散マスク３を除去
し、第１０図に示すように、CVD法によりシリ
コン基板１上にシリコン酸化膜１３を形成すると
ともに、コンタクトホールに相当する部分にだけ
シリコン酸化膜１３が残るようにシリコン酸化膜
１３を所定形状に選択的にドライエツチングし、
その後第１１図に示すように、所定形状のシリコ
ン酸化膜１３を被覆してゲート絶縁膜である単結
晶スピネル膜１４を形成する。
そして第１２図に示すように、シリコン酸化膜
１３が露出するまでスピネル膜１４を研磨材によ
り研磨し、シリコン酸化膜１３を露出させたの
ち、異方性ドライエツチングにより露出したシリ
コン酸化膜１３を除去して所定形状の電極形成用
のコンタクトホール１５を形成し、第１３図に示
すように、スピネル膜１４上およびコンタクトホ
ール１５内に電極・配線用薄膜である単結晶シリ
コン膜１６を形成し、シリコン膜１６に不純物を
高濃度に導入してレーザアニールを施こし、シリ
コン膜１６を低抵抗化したのち、第１４図に示す
ように、低抵抗化したシリコン膜１６を所定の電
極形状に選択エツチングして電極配線パターンを
形成する。
１３が露出するまでスピネル膜１４を研磨材によ
り研磨し、シリコン酸化膜１３を露出させたの
ち、異方性ドライエツチングにより露出したシリ
コン酸化膜１３を除去して所定形状の電極形成用
のコンタクトホール１５を形成し、第１３図に示
すように、スピネル膜１４上およびコンタクトホ
ール１５内に電極・配線用薄膜である単結晶シリ
コン膜１６を形成し、シリコン膜１６に不純物を
高濃度に導入してレーザアニールを施こし、シリ
コン膜１６を低抵抗化したのち、第１４図に示す
ように、低抵抗化したシリコン膜１６を所定の電
極形状に選択エツチングして電極配線パターンを
形成する。
つぎに、CVD法によりシリコン膜１６上にシ
リコン酸化膜１７を形成するとともに、スルーホ
ールに相当する部分にだけシリコン酸化膜１７が
残るようにシリコン酸化膜１７を所定形状に選択
的にドライエツチングしたのち、第１５図に示す
ように、所定形状のシリコン酸化膜１７を被覆し
て層間絶縁膜である単結晶スピネル膜１８を形成
し、第１６図に示すように、シリコン酸化膜１７
が露出するまでスピネル膜１８を研磨材により研
磨し、シリコン酸化膜１７を露出させる。
リコン酸化膜１７を形成するとともに、スルーホ
ールに相当する部分にだけシリコン酸化膜１７が
残るようにシリコン酸化膜１７を所定形状に選択
的にドライエツチングしたのち、第１５図に示す
ように、所定形状のシリコン酸化膜１７を被覆し
て層間絶縁膜である単結晶スピネル膜１８を形成
し、第１６図に示すように、シリコン酸化膜１７
が露出するまでスピネル膜１８を研磨材により研
磨し、シリコン酸化膜１７を露出させる。
そしてシリコン酸化膜１７の露出後、第１７図
に示すように、露出したシリコン酸化膜１７およ
び研磨したスピネル膜１８上に次の能動層用の単
結晶シリコン膜１９をCVD法により形成し、異
方性ドライエツチングによりスルーホールに相当
する部分のシリコン膜１９およびシリコン酸化膜
１７を除去して所定形状の各層回路間の電気的連
絡用のスルーホール２０を形成するとともに、こ
れらの各工程を繰り返して半導体立体回路素子を
製造する。
に示すように、露出したシリコン酸化膜１７およ
び研磨したスピネル膜１８上に次の能動層用の単
結晶シリコン膜１９をCVD法により形成し、異
方性ドライエツチングによりスルーホールに相当
する部分のシリコン膜１９およびシリコン酸化膜
１７を除去して所定形状の各層回路間の電気的連
絡用のスルーホール２０を形成するとともに、こ
れらの各工程を繰り返して半導体立体回路素子を
製造する。
したがつて、前記実施例によると、各コンタク
トホール１５およびスルーホール２０に相当する
部分に予め形成した各シリコン酸化膜１３，１７
を被覆してスピネル膜１４，１８をそれぞれ形成
し、各シリコン酸化膜１３，１７が露出するまで
スピネル膜１４，１８を研磨したのち、異方性エ
ツチングにより各シリコン酸化膜１３，１７を除
去するようにしたため、従来のような単結晶スピ
ネル膜のエツチング工程を省略することができ、
コンタクトホール１５、スルーホール２０をそれ
ぞれ予め定められた形状に正確に形成することが
可能となり、サイドエツチングによりパターン幅
が部分的に狭くなるという不都合を解消し、微細
なパターニングを行なうことができ、半導体立体
回路素子の製造歩留の向上を図ることができる。
トホール１５およびスルーホール２０に相当する
部分に予め形成した各シリコン酸化膜１３，１７
を被覆してスピネル膜１４，１８をそれぞれ形成
し、各シリコン酸化膜１３，１７が露出するまで
スピネル膜１４，１８を研磨したのち、異方性エ
ツチングにより各シリコン酸化膜１３，１７を除
去するようにしたため、従来のような単結晶スピ
ネル膜のエツチング工程を省略することができ、
コンタクトホール１５、スルーホール２０をそれ
ぞれ予め定められた形状に正確に形成することが
可能となり、サイドエツチングによりパターン幅
が部分的に狭くなるという不都合を解消し、微細
なパターニングを行なうことができ、半導体立体
回路素子の製造歩留の向上を図ることができる。
第１図ないし第８図はそれぞれ従来の半導体立
体回路素子の製造過程を示す断面図、第９図ない
し第１７図はこの発明の半導体立体回路素子の製
造方法の１実施例を示し、それぞれ製造過程を示
す断面図である。 １……シリコン基板、１３，１７……シリコン
酸化膜、１４，１８……単結晶スピネル膜、１
６，１９……単結晶シリコン膜、１５……コンタ
クトホール、２０……スルーホール。
体回路素子の製造過程を示す断面図、第９図ない
し第１７図はこの発明の半導体立体回路素子の製
造方法の１実施例を示し、それぞれ製造過程を示
す断面図である。 １……シリコン基板、１３，１７……シリコン
酸化膜、１４，１８……単結晶スピネル膜、１
６，１９……単結晶シリコン膜、１５……コンタ
クトホール、２０……スルーホール。
Claims (1)
- 【特許請求の範囲】 １ シリコン基板上に、コンタクトホールを有す
る単結晶スピネル膜、電極配線パターン用の単結
晶シリコン膜、スルーホールを有する単結晶スピ
ネル膜、スルーホールを有する単結晶シリコン膜
を順次積層して半導体立体回路素子を形成する半
導体立体回路素子の製造方法において、 各層ごとの電極形成用のコンタクトホールおよ
び各層回路間の電気的連結用のスルーホール部分
にそれぞれ所定形状のシリコン酸化膜を予め形成
する工程と、前記シリコン酸化膜を被覆して単結
晶スピネル膜を形成する工程と、前記スピネル膜
を表面から研摩して前記シリコン酸化膜を表面か
ら露出させる工程と、異方性エツチングにより前
記シリコン酸化膜を表面から除去して前記コンタ
クトホールおよび前記スルーホールを形成する工
程とを含むことを特徴とする半導体立体回路素子
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1616884A JPS60161654A (ja) | 1984-02-02 | 1984-02-02 | 半導体立体回路素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1616884A JPS60161654A (ja) | 1984-02-02 | 1984-02-02 | 半導体立体回路素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60161654A JPS60161654A (ja) | 1985-08-23 |
| JPH0542825B2 true JPH0542825B2 (ja) | 1993-06-29 |
Family
ID=11908976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1616884A Granted JPS60161654A (ja) | 1984-02-02 | 1984-02-02 | 半導体立体回路素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60161654A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5338278A (en) * | 1976-09-20 | 1978-04-08 | Fujitsu Ltd | Semiconductor device |
| JPS592317A (ja) * | 1982-06-28 | 1984-01-07 | Nec Corp | 半導体装置の製造方法 |
-
1984
- 1984-02-02 JP JP1616884A patent/JPS60161654A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5338278A (en) * | 1976-09-20 | 1978-04-08 | Fujitsu Ltd | Semiconductor device |
| JPS592317A (ja) * | 1982-06-28 | 1984-01-07 | Nec Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60161654A (ja) | 1985-08-23 |
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Legal Events
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| EXPY | Cancellation because of completion of term |