JPS592317A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS592317A JPS592317A JP11110882A JP11110882A JPS592317A JP S592317 A JPS592317 A JP S592317A JP 11110882 A JP11110882 A JP 11110882A JP 11110882 A JP11110882 A JP 11110882A JP S592317 A JPS592317 A JP S592317A
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- Japan
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- epitaxial growth
- oxide film
- single crystal
- resistivity
- layer
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法に関し、特に半導体単
結晶基板に複数種のエピタキシャル成長層を選択的に形
成する製造方法に関する。
結晶基板に複数種のエピタキシャル成長層を選択的に形
成する製造方法に関する。
従来この種の半導体装置の製造方法は、シリコン単結晶
ウェハー表面に、一定の不純物源と生成しようとする元
素を含む化合物をキャリヤガスと共に反応炉中に供給し
、還元１分解等の化学反応によシウェハー表面全面にエ
ピタキシャル成長層を析出生成させる。生成されたエピ
タキシャル成長層の抵抗率と膜厚は、各々混入された不
純物源の量と反応時間で決定され、それはウェハーに一
種類のみで固有であった。一方、上記エピタキシャル成
長層をコレクタとしてトランジスタ、ダイオード等を構
成する時、それらの電気的耐圧（例えはバイポーラＩＣ
においてはＰＮ接合の逆方向耐圧に等しい）はエピタキ
シャル成長層の抵抗率と膜厚によって決まる。従って異
なる耐圧を有す回路部品（例えけＢＶＣＥＯ）６０ Ｖ
を要求される高面・ｊ圧素子とＢ ＶＣＥＯ＞ｌ ５Ｖ
ｋ要求される低耐圧素子）を同一ウニバー上に形成す
る場合回路部品の専有面積から不経済であった０つまＱ
一般に低耐圧素子も高耐圧素子と同一寸法マージンで設
ｎ１するためおのずから大きな素子面８ｆ１寸法マージ
ンを要す筒耐圧素子に一致させられる。よって低耐圧素
子としては過剰品質になυがちであった。その結果的に
集積回路全体のチップ面積を増やし、鳴動ペレット数の
減少９歩留り低下、０スト増大という欠点を有していた
。
ウェハー表面に、一定の不純物源と生成しようとする元
素を含む化合物をキャリヤガスと共に反応炉中に供給し
、還元１分解等の化学反応によシウェハー表面全面にエ
ピタキシャル成長層を析出生成させる。生成されたエピ
タキシャル成長層の抵抗率と膜厚は、各々混入された不
純物源の量と反応時間で決定され、それはウェハーに一
種類のみで固有であった。一方、上記エピタキシャル成
長層をコレクタとしてトランジスタ、ダイオード等を構
成する時、それらの電気的耐圧（例えはバイポーラＩＣ
においてはＰＮ接合の逆方向耐圧に等しい）はエピタキ
シャル成長層の抵抗率と膜厚によって決まる。従って異
なる耐圧を有す回路部品（例えけＢＶＣＥＯ）６０ Ｖ
を要求される高面・ｊ圧素子とＢ ＶＣＥＯ＞ｌ ５Ｖ
ｋ要求される低耐圧素子）を同一ウニバー上に形成す
る場合回路部品の専有面積から不経済であった０つまＱ
一般に低耐圧素子も高耐圧素子と同一寸法マージンで設
ｎ１するためおのずから大きな素子面８ｆ１寸法マージ
ンを要す筒耐圧素子に一致させられる。よって低耐圧素
子としては過剰品質になυがちであった。その結果的に
集積回路全体のチップ面積を増やし、鳴動ペレット数の
減少９歩留り低下、０スト増大という欠点を有していた
。
本発明は、半導体単結晶基板（ウェハー）表面に不純物
濃度と濃度分布の異なるエピタキシャル成長層を選択的
に析出、生成さする工程と、該エピタキシャル成長層を
適当な厚みまで研り等による除去する工程を複数回繰ジ
返すことにより上記欠点を除去し、同一ウニバー上に袂
数種のエピタキシャル成長層を有す半導体装置の製造方
法全提供することにおる。
濃度と濃度分布の異なるエピタキシャル成長層を選択的
に析出、生成さする工程と、該エピタキシャル成長層を
適当な厚みまで研り等による除去する工程を複数回繰ジ
返すことにより上記欠点を除去し、同一ウニバー上に袂
数種のエピタキシャル成長層を有す半導体装置の製造方
法全提供することにおる。
本発明は半導体単結晶基板表面に酸化膜を形成する工程
と、該酸化＃をパターニングする工程と、該基板および
１岐化膜上に第１エピタキ７ヤル成長層を形成する工程
と、該第１エピタキシャル成長層を該酸化膜厚４ｃ等し
く除去する工程と、該酸化膜を除去する工程と、該半導
体単結晶基板および該第１エピタキンヤル成長層表面に
第２エピタギゾヤル成長層を該第１エピタキンヤル成長
層埋に等しく除去する工程から構成される。父上記栴成
のうち第１エピタキソヤル成長層全所定却に除去稜酸化
膜を選択的に除去する工程と該酸化膜除去工程を除く上
記構成を複数回繰り返す工程から構成される。
と、該酸化＃をパターニングする工程と、該基板および
１岐化膜上に第１エピタキ７ヤル成長層を形成する工程
と、該第１エピタキシャル成長層を該酸化膜厚４ｃ等し
く除去する工程と、該酸化膜を除去する工程と、該半導
体単結晶基板および該第１エピタキンヤル成長層表面に
第２エピタギゾヤル成長層を該第１エピタキンヤル成長
層埋に等しく除去する工程から構成される。父上記栴成
のうち第１エピタキソヤル成長層全所定却に除去稜酸化
膜を選択的に除去する工程と該酸化膜除去工程を除く上
記構成を複数回繰り返す工程から構成される。
次に本発明の実施例につき図面ヲ径照して説明する。第
１図は本発明の半導体装置の製造方法を示すもので第１
図（ａｌ〜（ｆｌはその製造工程時の断面図、第１図（
！９Ｊはその最終構造断面図である。
１図は本発明の半導体装置の製造方法を示すもので第１
図（ａｌ〜（ｆｌはその製造工程時の断面図、第１図（
！９Ｊはその最終構造断面図である。
第１図（ａｌにおいて、１ずシリコンの様な半導体単結
晶基板ｌを高温酸化又はスパッタリング婢により酸化膜
２を形成する。この時酸化膜厚は形成されるエピタキシ
ャル層の膜厚に等しくせねばならず、しかも高耐圧の牛
祷体素子を望むなら膜厚を厚くしなければならない。例
えはバイポーラ１．ＣにおいてＢＶＣＥＯ〉７６０ｖに
は２０μｍ以上要す。従って熱酸化法よＱスパッタリン
グ法が効率が良い。
晶基板ｌを高温酸化又はスパッタリング婢により酸化膜
２を形成する。この時酸化膜厚は形成されるエピタキシ
ャル層の膜厚に等しくせねばならず、しかも高耐圧の牛
祷体素子を望むなら膜厚を厚くしなければならない。例
えはバイポーラ１．ＣにおいてＢＶＣＥＯ〉７６０ｖに
は２０μｍ以上要す。従って熱酸化法よＱスパッタリン
グ法が効率が良い。
次に第１図（ｂｌにて該酸化膜を７オトリンプラフイー
によりパターニングする。その稜一定量の不純物源（例
えばｐＨ５）と生成しようとする元素を含む化合物（例
えばＳｉＣら）をキャリアガス（例えは１１２）と共に
反応炉中に供給し、水素還元あるいは熱分解法によシ半
導体単結晶基板１表面及び酸化膜２表面抵抗率Ｐ１のエ
ピタキシャル成長層３に析出させる。（第１図（Ｃ））
。この時半導体単結晶基板１表面のエピタキシャル成長
層３は単結晶質で、又酸化膜２表面のそれは多結晶質で
析出するが、彼達するように酸化膜２上の多結晶質、７
リコンは研賑等により除去するので問題はない。次に゛
第１図（ｄ）にて、堆積された抵抗率Ｐ１のエピタキシ
ャル成長Ｉ曽３を酸化膜２０表面が線用するまでラッピ
ングおよび片面ボリッンングの様な機械的平膜で除去し
、同図に示す如く表面を平坦、鏡面化する。この場合化
学的除去手段は適当でない。次に該酸化膜２を化学的エ
ツチングにより除去する。
によりパターニングする。その稜一定量の不純物源（例
えばｐＨ５）と生成しようとする元素を含む化合物（例
えばＳｉＣら）をキャリアガス（例えは１１２）と共に
反応炉中に供給し、水素還元あるいは熱分解法によシ半
導体単結晶基板１表面及び酸化膜２表面抵抗率Ｐ１のエ
ピタキシャル成長層３に析出させる。（第１図（Ｃ））
。この時半導体単結晶基板１表面のエピタキシャル成長
層３は単結晶質で、又酸化膜２表面のそれは多結晶質で
析出するが、彼達するように酸化膜２上の多結晶質、７
リコンは研賑等により除去するので問題はない。次に゛
第１図（ｄ）にて、堆積された抵抗率Ｐ１のエピタキシ
ャル成長Ｉ曽３を酸化膜２０表面が線用するまでラッピ
ングおよび片面ボリッンングの様な機械的平膜で除去し
、同図に示す如く表面を平坦、鏡面化する。この場合化
学的除去手段は適当でない。次に該酸化膜２を化学的エ
ツチングにより除去する。
（第１図（ｅ））。そして前記第１図（Ｃ１の工程と同
様今度は不純物源の混入量をかえることによｐ抵抗率Ｐ
２のエピタキシャル成長層４を析出形成する（＝５＝ 第１図（ｆ））。最稜に前記第１図（ｄｌの工程と同様
エピタキシャル成長層４の表面を研摩し第１図（，９＋
に示す如く表面全平坦にし、鏡面化する。（第１図（ｇ
））。このように本方法によれば同一ウニバー上に異な
る不純物濃度を有し均一な濃度分布を有す抵抗率Ｐ、
、 Ｐ２の単結晶エピタキシャル成長層３．４をもつ半
導体装置５を得ることができる。
様今度は不純物源の混入量をかえることによｐ抵抗率Ｐ
２のエピタキシャル成長層４を析出形成する（＝５＝ 第１図（ｆ））。最稜に前記第１図（ｄｌの工程と同様
エピタキシャル成長層４の表面を研摩し第１図（，９＋
に示す如く表面全平坦にし、鏡面化する。（第１図（ｇ
））。このように本方法によれば同一ウニバー上に異な
る不純物濃度を有し均一な濃度分布を有す抵抗率Ｐ、
、 Ｐ２の単結晶エピタキシャル成長層３．４をもつ半
導体装置５を得ることができる。
第２図は上記の抵抗率Ｐ１． Ｐ２のエピタキシャル成
長層に加え、抵抗率Ｐ、 、 Ｐ、のエピタキシャル成
長層６．７を構成した例を示すもので容易に多層エピタ
キシャル成長層をもつ半導体装置が実現できることは明
らかである。つまりＭｆ」記第１図（ｂｌにおける酸化
膜２を選択的にエツチングしてパターニングし上記第１
図（ｂ）工程を除く第１図（ａｌ〜（ｊｌ金繰り返すこ
とにより実現できる。
長層に加え、抵抗率Ｐ、 、 Ｐ、のエピタキシャル成
長層６．７を構成した例を示すもので容易に多層エピタ
キシャル成長層をもつ半導体装置が実現できることは明
らかである。つまりＭｆ」記第１図（ｂｌにおける酸化
膜２を選択的にエツチングしてパターニングし上記第１
図（ｂ）工程を除く第１図（ａｌ〜（ｊｌ金繰り返すこ
とにより実現できる。
本発明は以上説明したように半導体単結晶基板表面に不
純物１ａ度と濃度分布の異なるエピタキシャル成長ＨＩ
全選択的に析出生成させる工程と、該エピタキシャル成
長層を適当な厚みまで研縁除去する工程から構成するこ
とにより、単一基板に複６− 数種類のエピタキシャル成長層金谷易に実現できる効果
がある。
純物１ａ度と濃度分布の異なるエピタキシャル成長ＨＩ
全選択的に析出生成させる工程と、該エピタキシャル成
長層を適当な厚みまで研縁除去する工程から構成するこ
とにより、単一基板に複６− 数種類のエピタキシャル成長層金谷易に実現できる効果
がある。
第１図は本発明の半導体装ＩＷの製造方法會示すもので
第１図（ａｌ〜（ｆｌはイ゛の製造工程時の断面図、第
１図（ｇ＋はその最終構造断面図である。第２図は多積
類のエピタキシャル成長層全製造した時の最終構造断面
図である。 １・・・・・・半導体単結晶基板、２・・・・・・酸化
膜、３・・・・・・抵抗率Ｐ１のエピタキシャル成長層
、４・・・・・・抵抗率りのエピタキシャル成長層、５
・・・・・・半導体装ｔ。 ６・・・・・・抵抗率１３３のエピタキシャル成長層、
７・・・・・・抵抗率Ｐ４のエピタキシャル成長層、８
・・・・・・半導体装置。 ７− （（１） （ｂ） （Ｃ） Ｃ４） ）（し グ し≧］ Ｘ Ｘ８１− 手続補正書（自発） ２０発明ノ名称 半導体装置の製造方法３、補正を
する者 事件との関係 出 願 人東京都港区芝五
丁目３３番１吋 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住友三■
１ビルｌ」本電気株式会社内 （６５９１） 弁理士 内 原 晋電話東京（０
３）４５６−３１１１（大代表）（連絡先 ＩＥ本電気
株式会社特許！１Ｘ）６、補正の内容 （１） 明細嘗第４頁、１８行目の［７６０”ｌ／Ｊ
をｒ６０Ｖｊと訂正いたします。
第１図（ａｌ〜（ｆｌはイ゛の製造工程時の断面図、第
１図（ｇ＋はその最終構造断面図である。第２図は多積
類のエピタキシャル成長層全製造した時の最終構造断面
図である。 １・・・・・・半導体単結晶基板、２・・・・・・酸化
膜、３・・・・・・抵抗率Ｐ１のエピタキシャル成長層
、４・・・・・・抵抗率りのエピタキシャル成長層、５
・・・・・・半導体装ｔ。 ６・・・・・・抵抗率１３３のエピタキシャル成長層、
７・・・・・・抵抗率Ｐ４のエピタキシャル成長層、８
・・・・・・半導体装置。 ７− （（１） （ｂ） （Ｃ） Ｃ４） ）（し グ し≧］ Ｘ Ｘ８１− 手続補正書（自発） ２０発明ノ名称 半導体装置の製造方法３、補正を
する者 事件との関係 出 願 人東京都港区芝五
丁目３３番１吋 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住友三■
１ビルｌ」本電気株式会社内 （６５９１） 弁理士 内 原 晋電話東京（０
３）４５６−３１１１（大代表）（連絡先 ＩＥ本電気
株式会社特許！１Ｘ）６、補正の内容 （１） 明細嘗第４頁、１８行目の［７６０”ｌ／Ｊ
をｒ６０Ｖｊと訂正いたします。
Claims (1)
- 半導体単結晶基板表面に酸化膜を形成する工程と該酸化
膜をパターニングする工程と、該基板及び該酸化膜上に
第１エピタキシャル成長層を形成する工程と、該第１エ
ピタキシャル成長層を該酸化膜厚に等しく除去する工程
と、該酸化膜を除去する工程と、該半導体単結晶基板お
よび該第１エピタキシャル成長層表面に第２エピタキシ
ャル成長ｍｅ形成する工程と、該第２エピタキシャル成
長層を該第１エピタキシャル成長層厚に等しく除去する
工程を有す半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11110882A JPS592317A (ja) | 1982-06-28 | 1982-06-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11110882A JPS592317A (ja) | 1982-06-28 | 1982-06-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS592317A true JPS592317A (ja) | 1984-01-07 |
Family
ID=14552600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11110882A Pending JPS592317A (ja) | 1982-06-28 | 1982-06-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS592317A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60161654A (ja) * | 1984-02-02 | 1985-08-23 | Agency Of Ind Science & Technol | 半導体立体回路素子の製造方法 |
| JPS62106974A (ja) * | 1985-11-01 | 1987-05-18 | Sunstar Giken Kk | 接着剤組成物 |
| JPH03295235A (ja) * | 1990-04-12 | 1991-12-26 | Toshiba Corp | エピタキシャルウェーハの製造方法 |
| US8735986B2 (en) | 2011-12-06 | 2014-05-27 | International Business Machines Corporation | Forming structures on resistive substrates |
-
1982
- 1982-06-28 JP JP11110882A patent/JPS592317A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60161654A (ja) * | 1984-02-02 | 1985-08-23 | Agency Of Ind Science & Technol | 半導体立体回路素子の製造方法 |
| JPH0542825B2 (ja) * | 1984-02-02 | 1993-06-29 | Kogyo Gijutsuin | |
| JPS62106974A (ja) * | 1985-11-01 | 1987-05-18 | Sunstar Giken Kk | 接着剤組成物 |
| JPH03295235A (ja) * | 1990-04-12 | 1991-12-26 | Toshiba Corp | エピタキシャルウェーハの製造方法 |
| US8735986B2 (en) | 2011-12-06 | 2014-05-27 | International Business Machines Corporation | Forming structures on resistive substrates |
| US9257324B2 (en) | 2011-12-06 | 2016-02-09 | Globalfoundries Inc. | Forming structures on resistive substrates |
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