JPH0537401A - データ設定回路 - Google Patents
データ設定回路Info
- Publication number
- JPH0537401A JPH0537401A JP3189100A JP18910091A JPH0537401A JP H0537401 A JPH0537401 A JP H0537401A JP 3189100 A JP3189100 A JP 3189100A JP 18910091 A JP18910091 A JP 18910091A JP H0537401 A JPH0537401 A JP H0537401A
- Authority
- JP
- Japan
- Prior art keywords
- data signals
- output
- terminal
- timing pulse
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Communication Control (AREA)
Abstract
(57)【要約】
【目的】 Ｍ個の出力データの設定において、その組合
わせが２M 組よりも少数である場合にＭ個よりも少数の
Ｎ個の直列データ信号の受信のみで、Ｍ個の並列データ
信号を保持し、出力する。 【構成】 変換器５は、直列データ信号入力端子１から
直列のデータ信号を入力して並列のデータ信号に変換す
る。リードオンリーメモリ６は、並列のデータ信号を入
力してそれに対応するデータ信号を出力する。保持器１
４，１５は、パルス発生器１１の生成するタイミングパ
ルスにより、リードオンリーメモリ６の出力信号を保持
する。
わせが２M 組よりも少数である場合にＭ個よりも少数の
Ｎ個の直列データ信号の受信のみで、Ｍ個の並列データ
信号を保持し、出力する。 【構成】 変換器５は、直列データ信号入力端子１から
直列のデータ信号を入力して並列のデータ信号に変換す
る。リードオンリーメモリ６は、並列のデータ信号を入
力してそれに対応するデータ信号を出力する。保持器１
４，１５は、パルス発生器１１の生成するタイミングパ
ルスにより、リードオンリーメモリ６の出力信号を保持
する。
Description
【０００１】
【産業上の利用分野】本発明は、データ設定回路に関
し、特に、直列データ送受信装置において、直列データ
を並列データに変換し、保持するデータ設定回路に関す
る。
し、特に、直列データ送受信装置において、直列データ
を並列データに変換し、保持するデータ設定回路に関す
る。
【０００２】
【従来の技術】従来のデータ設定回路は、Ｍ個の出力デ
ータ信号の設定において、Ｍ個の直列データ信号を入力
して、変換器によりＭ個の並列データ信号に変換し、保
持器においてＭ個の並列データ信号を入力制御信号によ
り保持していた。
ータ信号の設定において、Ｍ個の直列データ信号を入力
して、変換器によりＭ個の並列データ信号に変換し、保
持器においてＭ個の並列データ信号を入力制御信号によ
り保持していた。
【０００３】
【発明が解決しようとする課題】この従来のデータ設定
回路では、Ｍ個の出力データ信号の設定において、Ｍ個
の直列データ信号を変換器によりＭ個の並列データ信号
に変換し、その出力を保持器において入力制御信号によ
り保持するというものであるため、データ信号の組合わ
せが２M 組よりも少数である場合も、Ｍ個の直列データ
信号が必要であり、また、Ｍ個の直列データ信号をＭ個
の並列データ信号に変換する変換器もＭ個必要であっ
た。
回路では、Ｍ個の出力データ信号の設定において、Ｍ個
の直列データ信号を変換器によりＭ個の並列データ信号
に変換し、その出力を保持器において入力制御信号によ
り保持するというものであるため、データ信号の組合わ
せが２M 組よりも少数である場合も、Ｍ個の直列データ
信号が必要であり、また、Ｍ個の直列データ信号をＭ個
の並列データ信号に変換する変換器もＭ個必要であっ
た。
【０００４】本発明の目的は、Ｍ個より少数のＮ個の直
列データ信号の入力のみで、Ｍ個の並列データ信号を保
持し、出力できるデータ設定回路を提供することにあ
る。
列データ信号の入力のみで、Ｍ個の並列データ信号を保
持し、出力できるデータ設定回路を提供することにあ
る。
【０００５】
【課題を解決するための手段】本発明は、Ｍ個の出力デ
ータ信号を設定するデータ設定回路において、データ信
号の組合わせが２M 組よりも少数である場合に、Ｍ個よ
り少数のＮ個の直列データ信号を入力して、Ｎ個の並列
データ信号に変換し出力する変換器と、前記Ｎ個の並列
データ信号を入力し、並列データ信号に対応するＭ個の
データ信号を出力するリードオンリーメモリと、リード
オンリーメモリから出力されるＭ個のデータ信号を、タ
イミングパルスにより保持する機能を有する保持器と、
タイミングパルスを生成するパルス発生器とを備えるこ
とを特徴とする。
ータ信号を設定するデータ設定回路において、データ信
号の組合わせが２M 組よりも少数である場合に、Ｍ個よ
り少数のＮ個の直列データ信号を入力して、Ｎ個の並列
データ信号に変換し出力する変換器と、前記Ｎ個の並列
データ信号を入力し、並列データ信号に対応するＭ個の
データ信号を出力するリードオンリーメモリと、リード
オンリーメモリから出力されるＭ個のデータ信号を、タ
イミングパルスにより保持する機能を有する保持器と、
タイミングパルスを生成するパルス発生器とを備えるこ
とを特徴とする。
【０００６】また、本発明によれば、前記パルス発生器
が、Ｃ端子に外部クロックを入力し、Ｑバー端子の出力
信号をＤ端子に入力し、Ｑ端子からリードオンリーメモ
リへのタイミングパルスを出力するＤ型フリップフロッ
プと、Ｑ端子の出力信号と外部制御信号との論理和をと
り、一方のタイミングパルス出力端子にタイミングパル
スを出力するＯＲ回路と、Ｑ端子からの出力信号を反転
するインバータと、インバータの出力信号と制御信号と
の論理和をとり、他方のタイミングパルス出力端子にタ
イミングパルスを出力するＯＲ回路とを備えるのが望ま
しい。
が、Ｃ端子に外部クロックを入力し、Ｑバー端子の出力
信号をＤ端子に入力し、Ｑ端子からリードオンリーメモ
リへのタイミングパルスを出力するＤ型フリップフロッ
プと、Ｑ端子の出力信号と外部制御信号との論理和をと
り、一方のタイミングパルス出力端子にタイミングパル
スを出力するＯＲ回路と、Ｑ端子からの出力信号を反転
するインバータと、インバータの出力信号と制御信号と
の論理和をとり、他方のタイミングパルス出力端子にタ
イミングパルスを出力するＯＲ回路とを備えるのが望ま
しい。
【０００７】
【実施例】次に、本発明の実施例について、図面を参照
して説明する。
して説明する。
【０００８】図１は、本発明の一実施例であって、１６
個の設定データ信号を設定する場合のブロック図であ
る。１は直列データ信号入力端子、２は外部クロック１
入力端子、３は外部クロック２入力端子、４は外部制御
信号入力端子である。５は直列データ信号入力端子１か
ら入力される直列データ信号を、外部クロック１入力端
子２から入力されるクロック１信号のタイミングによ
り、並列データ信号に変換し出力する変換器であり、６
はその出力された並列データ信号とパルス発生器１１か
らのタイミングパルスと外部制御信号入力端子４からの
外部制御信号との入力により、それに対応するデータ信
号を出力するリードオンリーメモリであり、７と８は、
リードオンリーメモリ６のデータ信号入力端子、９はリ
ードオンリーメモリ６のタイミングパルス入力端子、１
０はリードオンリーメモリ６のデータ信号出力端子を示
す。
個の設定データ信号を設定する場合のブロック図であ
る。１は直列データ信号入力端子、２は外部クロック１
入力端子、３は外部クロック２入力端子、４は外部制御
信号入力端子である。５は直列データ信号入力端子１か
ら入力される直列データ信号を、外部クロック１入力端
子２から入力されるクロック１信号のタイミングによ
り、並列データ信号に変換し出力する変換器であり、６
はその出力された並列データ信号とパルス発生器１１か
らのタイミングパルスと外部制御信号入力端子４からの
外部制御信号との入力により、それに対応するデータ信
号を出力するリードオンリーメモリであり、７と８は、
リードオンリーメモリ６のデータ信号入力端子、９はリ
ードオンリーメモリ６のタイミングパルス入力端子、１
０はリードオンリーメモリ６のデータ信号出力端子を示
す。
【０００９】１１は外部クロック２入力端子３から入力
されるクロック２信号と外部制御信号入力端子４からの
外部制御信号との入力により、リードオンリーメモリ６
と保持器１４，１５とにタイミングパルスを出力するパ
ルス発生器であり、１２と１３は、そのタイミングパル
ス出力端子である。１４と１５は、タイミングパルス発
生器１１から出力されるタイミングパルスにより、リー
ドオンリーメモリ６からの出力データ信号を保持する保
持器であり、１６と１７は、その出力端子である。
されるクロック２信号と外部制御信号入力端子４からの
外部制御信号との入力により、リードオンリーメモリ６
と保持器１４，１５とにタイミングパルスを出力するパ
ルス発生器であり、１２と１３は、そのタイミングパル
ス出力端子である。１４と１５は、タイミングパルス発
生器１１から出力されるタイミングパルスにより、リー
ドオンリーメモリ６からの出力データ信号を保持する保
持器であり、１６と１７は、その出力端子である。
【００１０】パルス発生器１１は、Ｄ型フリップフロッ
プ１８と、ＯＲ回路１９，２０と、インバータ２１より
構成される。Ｄ型フリップフロップ１８は、Ｃ端子に外
部クロック２信号を入力し、Ｑバー端子の出力信号をＤ
端子に入力し、Ｑ端子の出力信号をリードオンリーメモ
リ６のタイミングパルス入力端子９に出力する。
プ１８と、ＯＲ回路１９，２０と、インバータ２１より
構成される。Ｄ型フリップフロップ１８は、Ｃ端子に外
部クロック２信号を入力し、Ｑバー端子の出力信号をＤ
端子に入力し、Ｑ端子の出力信号をリードオンリーメモ
リ６のタイミングパルス入力端子９に出力する。
【００１１】ＯＲ回路１９は、Ｑ端子の出力信号と外部
制御信号との論理和をとり、タイミング出力端子１２に
タイミングパルスを出力する。
制御信号との論理和をとり、タイミング出力端子１２に
タイミングパルスを出力する。
【００１２】インバータ２１は、Ｑ端子からの信号を反
転し、ＯＲ回路２１は、インバータ２１の出力信号と外
部制御信号との論理和をとり、タイミング出力端子１３
にタイミングパルスを出力する。
転し、ＯＲ回路２１は、インバータ２１の出力信号と外
部制御信号との論理和をとり、タイミング出力端子１３
にタイミングパルスを出力する。
【００１３】図２は、図１に示した本実施例のタイミン
グチャートであり、Ｓ１は２個の直列データ信号のＡと
Ｂ、Ｓ２は外部クロック１、Ｓ３は外部クロック２、Ｓ
４は外部制御信号、Ｓ５，Ｓ６はリードオンリーメモリ
６の入力端子７，８への入力データ信号、Ｓ７は、タイ
ミングパルス入力端子９へのタイミングパルス、Ｓ８は
出力端子１０の出力データ信号、Ｓ９，Ｓ１０はタイミ
ングパルス出力端子１２，１３のタイミングパルス、Ｓ
１１，Ｓ１２は出力端子１６，１７の出力データ信号
Ｃ，Ｄを表す。
グチャートであり、Ｓ１は２個の直列データ信号のＡと
Ｂ、Ｓ２は外部クロック１、Ｓ３は外部クロック２、Ｓ
４は外部制御信号、Ｓ５，Ｓ６はリードオンリーメモリ
６の入力端子７，８への入力データ信号、Ｓ７は、タイ
ミングパルス入力端子９へのタイミングパルス、Ｓ８は
出力端子１０の出力データ信号、Ｓ９，Ｓ１０はタイミ
ングパルス出力端子１２，１３のタイミングパルス、Ｓ
１１，Ｓ１２は出力端子１６，１７の出力データ信号
Ｃ，Ｄを表す。
【００１４】また、表１は、あらかじめリードオンリー
メモリ６に記憶させておくデータ信号を表す。
メモリ６に記憶させておくデータ信号を表す。
【００１５】
【表１】
【００１６】次に、本実施例の動作について説明する。
【００１７】直列データ信号入力端子１から入力された
直列データ信号Ｓ１は、外部クロック１入力端子２から
入力された外部クロック１Ｓ２のタイミングにより、変
換器５で並列データ信号に変換され、それが入力データ
信号Ｓ５，Ｓ６の信号として、リードオンリーメモリ６
のデータ信号入力端子７，８に入力される。また、外部
クロック２入力端子３から入力された外部クロック２Ｓ
３によりパルス発生器１１からタイミングパルスＳ７が
出力され、それがリードオンリーメモリ６のタイミング
パルス入力端子９に入力される。
直列データ信号Ｓ１は、外部クロック１入力端子２から
入力された外部クロック１Ｓ２のタイミングにより、変
換器５で並列データ信号に変換され、それが入力データ
信号Ｓ５，Ｓ６の信号として、リードオンリーメモリ６
のデータ信号入力端子７，８に入力される。また、外部
クロック２入力端子３から入力された外部クロック２Ｓ
３によりパルス発生器１１からタイミングパルスＳ７が
出力され、それがリードオンリーメモリ６のタイミング
パルス入力端子９に入力される。
【００１８】リードオンリーメモリ６は、入力データ信
号Ｓ５，Ｓ６とタイミングパルスＳ７が入力され、外部
制御信号入力端子４から入力された外部制御信号Ｓ４が
“Ｌ”となった時、リードオンリーメモリ６のデータ信
号出力端子１０からその信号に対応した表１の８個の並
列データ出力信号Ｓ８を出力する。
号Ｓ５，Ｓ６とタイミングパルスＳ７が入力され、外部
制御信号入力端子４から入力された外部制御信号Ｓ４が
“Ｌ”となった時、リードオンリーメモリ６のデータ信
号出力端子１０からその信号に対応した表１の８個の並
列データ出力信号Ｓ８を出力する。
【００１９】並列データ出力信号Ｓ８は、保持器１４，
１５に入力され、保持器１４は、パルス発生器１１から
のタイミングパルスＳ９が“Ｌ”の時、並列データ出力
信号Ｓ８の信号を取込み、“Ｈ”の時、並列データ出力
信号Ｓ８の信号を保持する。また、保持器１５は、パル
ス発生器１１からのタイミングパルスＳ１０が、“Ｌ”
の時、並列データ出力信号Ｓ８を取込み、“Ｈ”の時、
並列データ出力信号Ｓ８を保持する。
１５に入力され、保持器１４は、パルス発生器１１から
のタイミングパルスＳ９が“Ｌ”の時、並列データ出力
信号Ｓ８の信号を取込み、“Ｈ”の時、並列データ出力
信号Ｓ８の信号を保持する。また、保持器１５は、パル
ス発生器１１からのタイミングパルスＳ１０が、“Ｌ”
の時、並列データ出力信号Ｓ８を取込み、“Ｈ”の時、
並列データ出力信号Ｓ８を保持する。
【００２０】そして、その並列データ出力信号Ｓ８を保
持器１４は出力データ信号Ｓ１１として出力端子１６
に、保持器１５は出力データ信号Ｓ１２として出力端子
１７に、それぞれ８個の並列データ信号を出力する。
持器１４は出力データ信号Ｓ１１として出力端子１６
に、保持器１５は出力データ信号Ｓ１２として出力端子
１７に、それぞれ８個の並列データ信号を出力する。
【００２１】このように、本実施例は、２個の直列デー
タ信号より変換された２個の並列データ信号に対応した
１６個の設定データ信号をリードオンリーメモリから出
力し、保持器において保持することにより１６個の設定
データを設定することができる。
タ信号より変換された２個の並列データ信号に対応した
１６個の設定データ信号をリードオンリーメモリから出
力し、保持器において保持することにより１６個の設定
データを設定することができる。
【００２２】
【発明の効果】以上説明したように本発明は、Ｍ個の出
力データ信号の設定において、その組合わせが２M 組よ
りも少数である場合に、Ｎ個の直列データ信号より変換
されたＮ個の並列データ信号に対応したＭ個の設定デー
タ信号をリードオンリーメモリから保持器へ出力し、そ
の信号を外部制御信号とパルス発生器からのタイミング
パルスを使用して、その保持を行っているため、Ｍ個よ
り少数のＮ個の直列データ信号の受信のみで、Ｍ個の並
列データ信号を保持し、出力できるという効果を有す
る。
力データ信号の設定において、その組合わせが２M 組よ
りも少数である場合に、Ｎ個の直列データ信号より変換
されたＮ個の並列データ信号に対応したＭ個の設定デー
タ信号をリードオンリーメモリから保持器へ出力し、そ
の信号を外部制御信号とパルス発生器からのタイミング
パルスを使用して、その保持を行っているため、Ｍ個よ
り少数のＮ個の直列データ信号の受信のみで、Ｍ個の並
列データ信号を保持し、出力できるという効果を有す
る。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例のタイミングチャートである。
１ 直列データ信号入力端子
２ 外部クロック１入力端子
３ 外部クロック２入力端子
４ 外部制御信号入力端子
５ 変換器
６ リードオンリーメモリ
７，８ データ信号入力端子
９ タイミングパルス入力端子
１０ データ信号出力端子
１１ タイミングパルス発生器
１２，１３ タイミングパルス出力端子
１４，１５ 保持器
１６，１７ 出力端子
１８ Ｄ型フリップフロップ
１９，２０ ＯＲ回路
２１ インバータ
Ｓ１ 直列データ信号
Ｓ２ 外部クロック１
Ｓ３ 外部クロック２
Ｓ４ 外部制御信号
Ｓ５，Ｓ６ 入力データ信号
Ｓ７ タイミングパルス
Ｓ８ 並列データ出力信号
Ｓ９，Ｓ１０ タイミングパルス
Ｓ１１，Ｓ１２ 出力データ信号
Claims (2)
- 【請求項１】Ｍ個の出力データ信号を設定するデータ設
定回路において、 データ信号の組合わせが２M 組よりも少数である場合
に、Ｍ個より少数のＮ個の直列データ信号を入力して、
Ｎ個の並列データ信号に変換し出力する変換器と、 前記Ｎ個の並列データ信号を入力し、並列データ信号に
対応するＭ個のデータ信号を出力するリードオンリーメ
モリと、 リードオンリーメモリから出力されるＭ個のデータ信号
を、タイミングパルスにより保持する機能を有する保持
器と、 タイミングパルスを生成するパルス発生器とを備えるこ
とを特徴とするデータ設定回路。 - 【請求項２】前記パルス発生器が、 Ｃ端子に外部クロックを入力し、Ｑバー端子の出力信号
をＤ端子に入力し、Ｑ端子からリードオンリーメモリへ
のタイミングパルスを出力するＤ型フリップフロップ
と、 Ｑ端子の出力信号と外部制御信号との論理和をとり、一
方のタイミングパルス出力端子にタイミングパルスを出
力するＯＲ回路と、 Ｑ端子からの出力信号を反転するインバータと、 インバータの出力信号と制御信号との論理和をとり、他
方のタイミングパルス出力端子にタイミングパルスを出
力するＯＲ回路とを備える請求項１記載のデータ設定回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3189100A JPH0537401A (ja) | 1991-07-30 | 1991-07-30 | データ設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3189100A JPH0537401A (ja) | 1991-07-30 | 1991-07-30 | データ設定回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0537401A true JPH0537401A (ja) | 1993-02-12 |
Family
ID=16235357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3189100A Pending JPH0537401A (ja) | 1991-07-30 | 1991-07-30 | データ設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0537401A (ja) |
-
1991
- 1991-07-30 JP JP3189100A patent/JPH0537401A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0537401A (ja) | データ設定回路 | |
| JPH05145519A (ja) | デイジタル相関装置 | |
| KR100242692B1 (ko) | 펄스 부호 변조 데이터 입력 장치 | |
| JPH02268511A (ja) | 二相パルス発生回路 | |
| JP3144086B2 (ja) | 擾乱付加信号発生回路 | |
| JPS60180338A (ja) | 並直列変換方式 | |
| JPH05315971A (ja) | シリアル−パラレル変換回路 | |
| JPS6013335B2 (ja) | デイジタル・アナログ変換器 | |
| JPH07321667A (ja) | Ｌｓｉ入出力信号制御回路 | |
| JPH0423296A (ja) | 集積回路およびその使用方法 | |
| KR910005907B1 (ko) | 확장기능 a/d콘버터 | |
| JP3016094B2 (ja) | ２重積分型ａｄ変換器 | |
| SU741261A1 (ru) | Преобразователь троичного кода 1,0,1 в двоичный код | |
| JP2583759B2 (ja) | Ｍ系列符号発生装置 | |
| JPH05259895A (ja) | 奇数分周器 | |
| JPS61216526A (ja) | 周波数−ディジタル変換回路 | |
| KR900002722B1 (ko) | 화상전화기의 영상데이타 메모리 제어회로 | |
| KR910007512Y1 (ko) | 다중 입력 데이터 획득회로 | |
| JPH0664665B2 (ja) | 警報の待ち受け回路 | |
| JPH09246869A (ja) | 雑音発生器 | |
| JPH0283586A (ja) | データ出力形式変換方法 | |
| JPS63141415A (ja) | 並直列変換回路 | |
| JPS6282820A (ja) | 比較回路 | |
| JPH06276248A (ja) | データフォーマット変換器 | |
| JPS63284930A (ja) | ｍＢｎＢ符号変換回路 |